浮点型DSP中异步FIFO的研究与设计

本文所设计的异步FIFO属于32位浮点型DSP项目中的一个模块。主要用于对跨时钟域信号的处理。本项目所研发的DSP的CPU主频可达到200MHz,对于DSP中的很多外设的工作频率远低于200MHz,为了匹配外设与CPU工作频率避免CPU处于等待状态而浪费资源,异步FIFO是解决此问题的一个良好办法,为了尽可能降低异步信号传输过程中亚稳态的产生的可能性,该异步FIFO的设计中采用了格雷码。同时该研究具有通用性,在很多逻辑设计中都会涉及到多个时钟域,而异步信号一般需要同步化处理。对异步FIFO的RTL级code及CPU中其他模块进行整体功能仿真结果表明该异步FIFO能够很好匹配低速外设与高速CPU之间的速度差,表明该异步FIFO的设计是合理有效的。