基于Verilog HDL语言的可综合性设计

本文介绍了综合在逻辑设计中的重要作用及其相关概念。针对综合过程,总结出了编写可综合模型要遵守的原则,并通过几个例子,来说明违反这些原则如何会导致验证时功能上的不一致。