12位100MHz流水线型ADC行为级建模与仿真

为了提高大规模集成电路的设计效率,该文通过Verilog-A对子ADC、MADC电路、数字校正电路等关键单元进行建模,最后得到12比特100MHZ的流水线型ADC模型,采用Cadence的Spectre仿真器进行仿真验证。通过仿真结果验证得到SNDR为72.9465d B,SNR为72.9484d B距离理想的12比特ADC模型的SNR只差1.0516d B,ENOD为11.8155距离理想的12比特ADC的ENOD只差0.1845,以此验证了本文的ADC是高速有效的ADC模型。