一种支持无符号数的流水线乘法器

A Pipeline Multiplier Design

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。

This paper describes a 32-bit fix point multiplier. It uses modified Booth algorithm,Wallace tree,4-2 compressor and pipeline technology. As a part of the CPU,this design implemented by FPGA and ASIC.