基于嵌入式算法容噪技术的低功耗近似乘法器

Low power approximate multiplier based on embedded algorithm noise tolerance technology

本文提出一种可靠的低功耗近似乘法器设计方案,该方案基于嵌入式算法容噪技术,并且通过阈值的合理选择简化了传统嵌入式容噪方案中的检错纠错模块。我们根据这样的思路基于SMIC180nm工艺设计了相应的8比特乘8比特的近似乘法器。该乘法器在450MHz的工作频率最低可以工作在1.2V的电源电压下。与传统的阵列乘法器相比,在相同的工作频率和MSE条件下,传统乘法器可以工作在1.6V左右,该乘法器可以工作在1.2V左右,此时功耗可以下降约40%;与论文[1]中的嵌入式算法容噪乘法器相比,功耗可以下降约16%。