基于ARTIX-7 FPGA多端口DDR3读写设计

FPGA外挂DDR3作为存储器,在许多产品中都有着广泛的应用。FPGA+DDR3设计时,一般都会使用FPGA自带的DDR3控制器IP Core,缩短开发周期。然而面对着产品的升级需求时,产品中的核心器件FPGA也会相应的进行升级,但IP Core未必兼容,比如在以往应用十分广泛的XILINX SPARTAN-6的DDR3控制器IP Core可以支持多端口读写设计,但升级到ARTIX-7的DDR3控制器IP Core则不支持多端口模式。基于这个问题,本文给出了基于ARTIX-7 FPGA多端口DDR3读写设计方案,并进行仿真验证。