一种基于频率预测算法的快速锁定全数字锁相环

A fast locking all-digital phase locked loop based on frequency prediction algorithm

近年来,5G和物联网应用对片上系统时钟提出了新的需求。锁相环在片内发挥着重要的作用,以产生不同的时钟源。这些新需求的主要关注点快速锁定、低功耗、低噪声和小面积。随着CMOS工艺的发展,模拟锁相环的工作电压逐渐降低,其设计面临着巨大的挑战。根据市场需求,采用全数字锁相环(ADPLL)进行数字设计,以减少设计时间和设计工作量。此外,使用标准单元实现的ADPLL不仅可以加快设计时间,而且可以提高可移植性。当系统处于休眠状态时,锁相环功耗控制着系统的待机功耗。因此,如果锁相环可以快速锁定频率和相位,锁相时间就可以减少,这样锁相环就可以在低功率模式下关闭。本文提出了一种基于频率预测算法的快速锁定ADPLL。该锁相环在中芯国际130 nm CMOS工艺中进行了实现和验证。