摘要
传统的UART串行通信在噪音干扰比较大的环境中会出现通信失误,导致通信不稳定。为了提高UART串行通信的抗干扰能力,本文基于Xilinx FPGA与Verilog硬件描述语言设计了一种UART抗干扰接收装置,主要包括16倍过采样波特率时钟、九选五表决器以及接收装置的模块化设计,并通过仿真验证了设计的合理性。该设计能够提高UART的抗干扰能力,具有很高的实用价值。
作者
张名淑
张雅迪
王旭
陈飞
钱祥利
ZHANG Ming-shu;ZHANG Ya-di;WANG Xu;CHEN Fei;QIAN Xiang-li
出处
《信息技术与信息化》
2020年第8期122-124,共3页
Information Technology and Informatization
基金
山东管理学院博士启动基金(SDMU201903)。