基于FPGA的卷积神经网络加速器研究与设计

本文针对Yolo v2目标检测卷积神经网络实现了基于Xilinx Virtex Ultrasale+VCU118的硬件加速,整体采用MCU+FPGA的异构计算架构,MCU采用ArmCortex-M3软核IP布局布线到FPGA开发板中。软件上完成了MCU读取大位宽RAM数据以及中断控制系统的设计,硬件上完成了Yolo v2网络前向传播模型中的卷积、ReLU非线性激活、最大池化等核心模块的设计。PE(Processing Engine)阵列借鉴了eyeriss阵列架构中的行固定流思想,通过精心设计阵列输入数据的格式,将多维卷积拆分成一维卷积,实现多输入特征图、多通道、多卷积核的通用性卷积计算,且利用Chisel3语言实现了一种高度参数化的卷积计算电路生成器,具有计算位宽可调、PE阵列规模可调、PE单元内部存储可调的特点。