一种基于FPGA的ECC点乘优化设计

现场可编程门阵列(field programmable gate array,FPGA)具有丰富的计算、存储等资源,广泛应用于密码算法、实时通信等高并行、高数据吞吐量、计算复杂的领域。现有的基于FPGA实现ECC点乘的方案,存在计算架构设计并行程度低,计算所需的逻辑资源过大的问题。针对以上问题,提出了一种基于FPGA实现ECC点乘的优化设计。通过采用RAM寻址方式设计出计算架构,并构造了一个流水线状态机,利用FPGA并行计算的优势,多次并行使能调用点加、模加、模乘、模逆算法模块,实现了高效的ECC点乘操作。实验结果表明,所提出的优化设计有效地缩减了FPGA的LUT逻辑资源,并提高了ECC点乘运算的计算速度。