应用于高速serdes的数字CDR研究与设计

本文采用40nm工艺,设计了一款应用于高速serdes的数字CDR电路。为了保证电路设计参数合理性,本文先对CDR环路做了建模分析,在满足CDR性能基础上确定各环路参数。为兼顾比例路径低延时以及积分路径低功耗小面积要求,本设计中将比例路径置于模拟域,使得其反馈路径更短;而积分路径置于数字域,功能实现简单且面积更紧凑。电路仿真结果表明本设计可以准确完成时钟恢复与数据重定时。