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基于Xilinx FPGA的高速Viterbi回溯译码器 被引量:1

High Speed Viterbi Traceback Decoder Based on Xilinx FPGA
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摘要 分析了新一代通信系统的发展对 Viterbi译码器速率提出了更高的要求 ,通过优化 Viterbi译码器结构 ,在Xilinx Virtex II PFGA上实现了速率 30 Mb/ s以上的 2 5 6状态 Viterbi软译码。 This paper analyses high speed demand on Viterbi Design under the development of the future communication system, and implement a higher speed than 30 Mb/s, 256state soft Viterbi decoders on Xilinx Virtex II FPGA
出处 《现代电子技术》 2004年第1期59-61,共3页 Modern Electronics Technique
关键词 VITERBI 回溯译码 FPGA 双端口BlockRam Viterbi traceback decoding FPGA dual port BlockRam
  • 相关文献

参考文献3

  • 1[1]Chi Ying Tsui, Cheng R S K, Ling C.Low power acs unit design for the Viterbi-decoders[J]. Circuits and Systems, 1999. ISCAS ′99. Proceedings of the 1999 IEEE International Symposium on, Volume: 1, 30.
  • 2[2]Xilinx Corporation.Virtex II platform FPGA handbook[J]. UG002(V1.3), 3 December 2001.
  • 3[3]Michael Horwitz, Robin Braun.A generalised design technique for traceback survivor memory management in viterbi decoders[M]. Communications and Signal Processing, 1997.

同被引文献2

  • 1Shung C.B,Siegel.P.H,Underboeck.G,Thapar.H.K.VLSI Architectures for Metric Normalization in the Viterbi Algorithm[J].IEEE Trans Communications.1990,4:1723-1728.
  • 2Gennady,Feygin and P.G.Gulak,Architectural Tradeoff for Survivor Sequence Memory Management in Viterbi Decoders[J].IEEE Trans on Communication,1993,41 (3).

引证文献1

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