用虚拟制造设计低压功率VDMOS 被引量：3

Designing low-voltage power VDMOS with virtual fabrication

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摘要采用虚拟制造方法设计了低压功率VDMOS器件,并对其进行结构参数、物理参数和电性能参数的模拟测试,确定了器件的物理结构。通过对这些参数和电学特性的分析,进一步优化设计,最终获得了满意的设计参数和性能。 A low-voltage power VDMOS is designed using virtual fabrication. A virtual device issimulated and the structure of device is settled through the optimizing of process parameters. Afarther optimization is obtained through analyzing and optimizing of the electronics character. Theresults are in good agreement of design anticipation.

作者夏宇王纪民蒋志

机构地区清华大学微电子学研究所

出处《半导体技术》 CAS CSCD 北大核心 2004年第5期72-74,77,共4页 Semiconductor Technology

关键词虚拟制造低压功率VDMOS器件结构参数物理参数电性能参数电学特性优化设计 virtual fabrication VDMOS virtual device device simulation

分类号 TN386.1 [电子电信—物理电子学] TN432 [电子电信—微电子学与固体电子学]

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半导体技术

2004年第5期

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