摘要
通过分析DTW算法,提出了一种适合ASIC实现的心动阵列结构。仿真结果表明,该并行VLSI处理器阵列系统能够在N+M-1个时钟周期内计算出两个模板的匹配加权距离。较之基于通用处理器串行实现的DTW算法需要的3pMN/2个时钟周期,该算法节省了大量的运算时间。
By analyzing the Dynamic Time Warping (DTW) algorithm, a systolic array architecture for computations in DTW is described. Results from simulation show that the parallel processor array can finish calculation in M+N-1 clock cycles. The new algorithm requires less operation time than the serial algorithm based on general processors, which need 3pMN/2 clock cycles. The parallel algorithm can be implemented in ASIC.
出处
《微电子学》
CAS
CSCD
北大核心
2004年第3期281-284,共4页
Microelectronics
基金
国家自然科学基金(60172064
69881001)
广东省攻关项目(粤财企[2003]259号)
