魏少军教授:“半导体——改变世界的力量”

在2023年11月2日召开的第六届“全球CEO领袖峰会”上,清华大学集成电路学院教授魏少军做了题为《半导体---改变世界的力量》的主题演讲。魏少军教授从全球经济发展、科技创新、人工智能演进等方面,阐述了半导体技术和产业日新月异的进步对人类经济社会发展的重要意义和巨大推动作用。

NMOS晶体管电荷共享导致的SRAM单元单粒子翻转恢复效应研究

基于Synopsys公司的三维器件模拟软件TCAD,本文研究了NMOS晶体管电荷共享导致SRAM单元的单粒子翻转恢复(SEUR)效应。分析了NMOS晶体管电荷共享导致SEUR效应的物理机制,系统研究了NMOS晶体管偏置(如电源电压、P阱偏置电压)和工艺参数(如P+深阱掺杂浓度、P阱接触距离)对线性能量传输翻转恢复阈值(LETrec)以及单粒子翻转脉冲宽度(PWrec)的影响。研究发现:PWrec随着电源电压的增大而增大;PWrec和LETrec随着P阱偏置电压的增大而减小;LETrec随着P+深阱掺杂浓度的增大而增大;PWrec随着P阱接触与NMOS晶体管之间距离的增大而增大,而LETrec随着P阱接触与NMOS晶体管之间距离增大而减小。本文研究结论有助于优化SRAM单元抗单粒子效应设计,尤其是基于SEUR效应的SRAM单元的抗辐照加固设计提供了理论指导。

一款28nm电路的同步开关输出噪声的仿真与设计

同步开关输出噪声是影响芯片信号完整性的主要噪声之一,较大的噪声有可能导致数字系统中元件的错误翻转。本文首先简要介绍了同步开关输出噪声的产生及特点,然后通过电路模型仿真,得到了与噪声相关的因素。最后结合实际电路,根据仿真的结果得到了控制同步开关输出噪声的方案。

《集成电路版图设计》课程高职教育改革研究

本文的主要目的为分析《集成电路版图设计》课程高职教育改革的研究方式。通过分析高职集成电路版图设计课程中理念教学的改革方式,以及分析开展“1+X集成电路设计与验证”考证情况,包括分析开展高职技能大赛“集成电路开发应用”进一步提高研究质量,确保教学改革质量得到改善的状况。由此本文得出结论,当前做好《集成电路版图设计》课程高职教育改革研究能满足教学发展的需求,提高学生的学习质量。

一种高精度音频Sigma-Delta DAC的设计

设计了一种应用于音频Codec的高精度Sigma-Delta DAC,针对数字插值滤波器占用面积大的问题,提出了乘法器复用的方法,减少数字电路的硬件消耗。为解决Sigma-Delta调制器多比特量化引起的非线性问题,引入DWA(Data Weight Average)算法,提高系统的精度。此外,DCT(Direct Charge Transfer)电路用于实现数字域到模拟域的高精度转换。电路采用0.18μm CMOS工艺,整体DAC的信噪比为105.7dB@1150Hz,有效位数达到17.26bit。

基于机器视觉的电源模块防插反系统设计

为了解决在电源模块测试过程中,由于电路插反对模块导致的电应力损伤,本文提出一种基于机器视觉技术的电源模块防插反系统,以实现电源模块的自动化测试为目的,运用图像处理和视觉识别技术,采用对比检测的方法,帮助电源ATE测试系统发现电路插反的问题,并及时中断测试流程,避免电应力损伤。该套设计以测试治具为载体,将通过CCD工业相机采集到的图像,经过视觉识别软件的处理准换成ATE测试系统所能识别的信号,并通过串口通信将识别的结果信号传输至电源ATE测试系统,完成电源模块测试工作流程。实验结果表明,本设计可以准确识别电源模块的放置方向并完成电应力测试,运行情况稳定,为相似特征的集成电路测试提供理论依据和实践指导。

面向SOT-MRAM的磁屏蔽仿真设计与优化

磁随机存储器由于其高读写速度、接近无限次的读写次数和低功耗等优异特性受到越来越多的关注。磁随机存储器采用磁场方向来操作存储位,外部磁场很容易对磁结产生干扰导致读写错误的发生。因此采用磁屏蔽封装结构来减小外部磁场对存储器的影响具有重要意义。本文针对第四代自旋轨道矩磁随机存储器的磁屏蔽优化设计进行研究,根据自旋轨道矩磁随机存储器的面内磁场敏感特性,采用平行式磁屏蔽封装形式,建立了磁屏蔽有限元模型,分析了磁屏蔽结构因素(间距,面积和厚度)和磁饱和现象对磁屏蔽效果的影响,为磁存储器磁屏蔽设计提供了新思路。

基于ATE的运放失调电压测试技术研究

输入失调电压是运算放大器电路最关键的参数之一,随着集成电路的发展,高精度运放成为趋势,输入失调电压越来越小,目前绝大部分满足是通过晶圆测试时对其进行激光修调以达到使用要求,因此对芯片测试提出了更高的要求。典型的运放输入失调电压测试采用“被测器件-辅助运放”测试[1],该方法的必要条件是被测运放的正、负输入端及输出端接入辅助环路才能测试;随着集成电路的发展,电流放大电路,其内部放大器的输出接入后级放大器电路,无管脚引出,典型的“被测器件-辅助运放”测试方法无法测试,本文设计了一套信号放大环路方案,基于T861型ATE搭建一套测试系统,解决了只有输入端引出的运放失调电压测试,测试精度可达到0.5uV。

基于云平台的环境监测系统设计与实现

在科技不断进步和现代工业化的推动下,温湿度环境监测技术的应用范围正在不断扩大,然而,由于一些情况下现场操作的不便利和不安全性,远程获取数据有些困难,因此,设计一种基于云平台环境监测系统具有非常重要的现实意义。本文以ESP8266为核心控制器,通过DHT11温湿度传感器采集数据,并通过OLED显示屏显示,使用Arduino软件进行编程调试,通过在阿里云平台上搭建可视化环境实现温湿度的可视化功能,最终通过手机云智能App和网页Web端显示环境温湿度,从而达到实时监测环境温湿度的效果。

基于动态网格的135度PCB区域布线算法

由于不断增长的芯片引脚数量、极高的引脚密度和独特的物理限制,印刷电路板(Printed Circuit Board,PCB)的手动布线已成为一项耗时的任务。近年来,高效率的自动化布线技术得到了广泛的研究。区域布线是PCB设计的一个重要组成部分。针对基于静态网格区域布线的方案,布线拥塞、布通率低等问题,本文提出了一套基于动态网格的135度区域布线算法,主要包括以下技术:(1)对当前布线采用实时扩展动态网格;(2)135度布线角度节点调整算法;(3)基于拥塞控制的改进A*算法;(4)有效的拆线重布机制。实验结果表明,该算法对于所有工业界布线测试用例布通率都达到100%,并且运行时间方面优于工业布线器Free Routing和Allegro。

基于倒装焊的大尺寸芯片塑封工艺研究

基于倒装焊的大尺寸芯片塑封工艺,研究了4000 pin级电路封装工艺试验,对大尺寸芯片倒装、回流焊接、底填以及4000 pin级植球等关键工艺步骤进行了研究和评估。工艺试验结果表明工艺能力可以较好地覆盖4000 pin级倒装芯片球栅格阵列(FCBGA)电路塑料封装。可靠性测试结果表明,4000 pin级FCBGA塑料封装电路高温贮存(150℃)可达1000 h,温循寿命(-65℃~150℃)可达500次,强加速稳态湿热试验(130℃/85%)可达96 h,且环境试验后的电路通断测试正常。

XTop在多模式多端角时序签核中的应用

在超大规模集成电路后端设计过程中,静态时序分析已成为时序签核时最普遍使用的时序分析方法。多模式多端角的时序分析使得静态时序分析更加复杂化,时序在签核中更难以收敛。基于UMC28nm工艺的超大规模集成电路后端设计,为了自动化精准解决芯片在时序签核时存在的时序违例问题,使用XTop工具跨平台对时序违例进行优化,代替需要手动写脚本将违例路径返回到PR阶段修复的传统方法。结果表明,XTop工具在保持不影响建立时间的情况下,可自动化精准修复大量的保持时间违例。

基于高压板卡提高时间参数精确测试的方法

本文简述了自动测试设备(ATE)测试平台高压板卡的基本功能,包括位置结构、板卡参数指标等,对该板卡的工程应用实践进行了初步探讨。针对较高的时间参数测试精度要求,通过对高压板卡的感应端(Sense)和施加端(Force)进行分析,提出了一种满足时间参数测试精度需求的方法。文中以系统级封装芯片(System in Package,SIP)中的控制单元区域网络(CAN)总线模块为例,以实装测试为参考,将本文设计的方法与开尔文(Kelvin)测试方法进行比较,结果表明,本文设计的方法测试结果更加接近或达到实装测试结果,优化措施成效显著。

一种宽延时范围的压控延时线电路

为改善压控延时线(voltage control delay line,VCDL)的延时性能,用于满足延时锁相环(delay locked loop,DLL)在不同频率时钟下的工作需求,设计并实现了一种宽延时范围的压控延时线电路。该电路通过在偏置电路增加多条配置路径生成宽范围输出电流,增大基本延时单元充放电电流的范围;通过在基本延迟单元增加一个可选电容负载,进一步拓宽延迟时间范围。基于40nm CMOS工艺和1.1 V电源电压进行仿真,VCDL所占物理版图面积为0.004mm2。版图后仿真结果表明该VCDL能提供2.2~391ns的延迟,使得DLL可以工作在3~400MHz的输入频率范围。通过引入可配置结构的VCDL,为宽锁定范围的DLL系统提供了新的解决思路。

集成电路工厂Fab中实验室布局分析

集成电路工厂实验室已逐渐成为建厂的标准配置,其在集成电路生产厂房(Fab)中的位置选择上需考虑洁净流线、空间需求、微振控制、电磁控制等因素,在工艺布局中需考虑设备之间的联系、设备排水排液与收集、设备电磁防控以及职业卫生等要求,本文针对实验室在Fab中的位置选择和工艺布局,给出了一些建议并有针对性的进行了优缺点对比分析,为集成电路工厂实验室的位置选择与布局设计提供参考。

一种可配置Viterbi译码器的设计

为了满足数字通信中不同通信标准的变化,设计了一种支持多标准的Viterbi译码器。该译码器支持1/2、1/3、1/4三种不同的码率、3-9的约束长度和任意约束多项式的通信标准。为了实现多标准的译码,在加比选单元增加了数据选择器,回溯单元采用了滑窗回溯译码。译码器支持无符号数的输入,简化了欧几里得距离的计算方式。针对状态度量值不断增大的问题,增加了状态度量值防溢出的设计。基于55nm工艺进行逻辑综合,译码器的面积为0.35mm2,250MHz工作频率下,功耗为57.33mW。通过Matlab模拟通信过程中的噪声干扰,结果表明,该译码器在支持不同通信标准译码的同时,纠错能力优于传统译码器。

基于神经网络的HEVC帧间预测方法及其硬件研究

相比于H.264,高效视频编码标准(HEVC)提出了许多新技术,提高了编码性能,但是也显著提高了编码复杂度。本文从硬件实现的角度出发,对已有的帧间CU划分预测神经网络的结构进行了多方面的优化,使其参数减少了70%,加法和乘法运算分别减少了60%、58.2%。并对优化后的卷积神经网络参数采用10位定点数方案进行定点化处理,进一步有效减少硬件资源的开支。对比于HEVC参考软件(HM16.5),优化后网络引起的BD-BR和BD-PSNR平均损失为1.718%和-0.056dB,平均节省35%~52%的编码复杂度,并且定点化处理后引起的性能损失可忽略不计。

D类音频功放的双声道转单声道电路设计

本文设计了一种适用于D类音频功放的双声道转单声道电路,可有效将立体声放大器转换为单声放大器。该电路有效降低了功放的输出阻抗,减小了输出功率管的耗散功率,提升了效率;同时,因其并行工作的原理,单声道模式的总承载电流增大,相同总谐波失真下单声道模式的最大输出功率得到提升。

应用于FeRAM设计的铁电电容宏模型

本文结合实际铁电存储器的基本电路单元和读写原理,基于Preisach理论和铁电电畴矫顽电压概率密度函数一维分布近似提出了用于电路仿真的铁电电容宏模型。模型采用与spice兼容的Verilog-A语言实现,能够准确描述铁电电容的非饱和滞回特性,以及电压任意变化时的铁电电容变化。模型仿真结果与实验数据符合良好,可为铁电存储器(FeRAM)设计提供可靠的参考。

基于ATE的容性敏感器件功能测试优化

使用大规模集成电路测试系统(ATE)机台测试某些容性负载敏感器件时,常遇到要求测试负载电容不超过15pF,经TH2826A测量发现机台的数字通道负载电容可达60~80 pF,根据电路容性负载特性曲线,可能引起时间参数等误差,通过影响上升和下降时间影响电路传输速率。以ADG3300双端电平转换器为例,在输出端和机台通道间引入ADCMP600,将电路输出端同数字通道隔离,从而避免数字通道容性负载直接对输出信号造成影响。输出端容性负载从数字通道变为ADCMP600,经测量容值约几pF,满足时间参数测试条件。通过示波器对不同传输速率下的输出波形进行对比,发现引入ADCMP600后的输出波形上升时间和下降时间减小至手册给定范围内,器件最大传输速率测试结果达到最高60 Mbps。