一种旁路机制下的低功耗片上网络功率门控设计

随着技术尺寸的缩小,静态功耗在片上网络(NoC)的功耗开销中占据主导地位。功率门控作为一种通用的功耗节约技术,将NoC中空闲模块关闭以降低静态功耗。然而,传统的功率门控技术带来了诸如数据包唤醒延迟,盈亏平衡时间等问题。为了解决上述问题,该文提出代替功率门控路由器进行数据包传输的分区旁路传输机制(PBTI),并基于该旁路机制设计了低延迟低功耗的功率门控方案。PBTI使用相互独立的旁路分别处理东西方向传输的数据包,并在旁路内部使用公共的缓冲区以提高缓冲区利用率。PBTI可以在路由器断电时实现数据包的注入、传输和弹出。即使网络中所有的路由器均处于功率门控状态,数据包也可以从源节点传输到目的节点。当流量增大超过PBTI的传输能力时,路由器以列为单位进行统一的唤醒。实验结果表明,与不使用功率门控的NoC相比,所提方案降低了83.4%的静态功耗和17.2%的数据包延迟,同时只额外增加了6.2%的面积开销。相较于常规的功率门控方案该文功率门控设计实现了更低的功耗和延迟,具有显著的优势。

MRNDA:一种基于资源受限片上网络的深度神经网络加速器组播机制研究

片上网络(Network-on-Chip,NoC)在多处理器系统中得到了广泛的应用.近年来,有研究提出了基于NoC的深度神经网络(Deep Neural Network,DNN)加速器.基于NoC的DNN加速器设计利用NoC连接神经元计算设备,能够极大地减少加速器对片外存储的访问从而减少加速器的分类延迟和功耗.但是,若采用传统的单播NoC,大量的一对多数据包会极大的提高加速器的通信延迟.并且,目前的深度神经网络规模往往非常庞大,而NoC的核心数量是有限的.因此,文中提出了一种针对资源受限的NoC的组播方案.该方案利用有限数量的处理单元(Processor Element,PE)来计算大型的DNN,并且利用特殊的树形组播加速网络来减少加速器的通信延迟.仿真结果表明,和基准情况相比,本文提出的组播机制使加速器的分类延迟最高降低了86.7%,通信延迟最高降低了88.8%,而它的路由器面积和功耗仅占基准路由器的9.5%和10.3%.

基于UVM的片上网络路由器验证平台

路由器是片上网络的关键组件,其性能对于整个网络的性能具有重要影响;针对片上网络路由器进行功能验证,采用SystemVerilog和自动化脚本搭建了基于通用验证方法学(UVM)的验证平台,简化了验证流程;在验证平台中,通过划分多个agent向路由器的每个端口发送受约束的随机激励和定向测试序列,并创建了多个独立的测试用例,对路由器的功能进行充分的验证;通过运用覆盖率驱动策略,对验证进程进行了量化;根据路由器的设计要求,编写了覆盖组和交叉覆盖组以收集覆盖率数据;此验证平台已应用于人工智能芯片的验证工作,平台中的组件和测试用例均可实现更高层次的复用;此外,通过VCS和Verdi的联合仿真,实现了100%的功能覆盖率和95.6%的代码覆盖率的目标。

联邦学习任务在片上网络系统中基于DVFS的可靠映射机制分析

阐述在片上网络平台上联邦学习任务的分配与调度机制。通过将联邦学习建模为任务DAG图,并综合考虑平台计算资源、通信能力,实现在实时性、相关性、执行可靠性约束下的任务优化映射。

面向RapidIO控制器与片上网络的转换接口设计

随着嵌入式处理器性能的不断提升,传统的并行总线互联方案已不能满足日益增长的带宽需求。RapidIO技术缓解了传统互联总线性能缓慢增长和处理器性能高速发展之间的矛盾,同时,片上网络也已成为多核体系结构中最常用的互联结构。为了实现两者之间的数据交互,设计了一种面向RapidIO控制器与片上网络的转换接口,可实现RapidIO控制器的AXI协议到片上网络内部包传输的转换,满足RapidIO设备读/写操作的需求。仿真结果表明,转换接口功能正确、完整,符合设计要求。

面向温度均衡的光片上网络映射

光片上网络具有带宽高、时延低和传输稳定等优点,然而光信号在光片上网络中进行数据传输时存在串扰噪声和插入损耗,影响通信性能和能耗,且在环境温度发生改变时,影响将进一步加大。光片上网络中的IP核映射将直接影响网络的流量分布,从而对网络的插入损耗和串扰噪声造成影响。文中提出的趋边快速映射算法以温度均衡为目标,通过将网络中的流量均匀分散到网络中以均衡网络温度。仿真结果证明:文中提出的映射算法在实现快速映射的同时,还能减少温度对网络传输能耗的影响。

类脑处理器异步片上网络架构

类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、缺乏电子设计自动化工具实现和验证的问题,提出了一种异步片上网络架构——NosralC,用于构建全局异步局部同步(global asynchronous local synchronous,GALS)的多核类脑处理器.NosralC采用异步链路和同步路由器实现.实验表明,NosralC较同步基线,在4个类脑应用数据集下展现出37.5%~38.9%的功耗降低、5.5%~8.0%的平均延迟降低和36.7%~47.6%的能效提升,同时增加不多于6%的额外资源以及带来较小的性能开销(吞吐量降低0.8%~2.4%).NosralC在现场可编程门阵列(FPGA)上得到了验证,证明了该架构的可实现性.

低开销的片上网络无关容错路由策略

现有容错路由技术大多依赖重路由的解决方案,通过绕行方式避开故障区域,导致故障周围出现流量拥塞;无关路由算法尽管降低了路由开销,但其容错能力有限。针对存在故障节点或故障链路的片上网络,在网络资源受限的情况下,提出了一种不需要提前构建绕行路径的无虚通道低开销无关容错路由策略(OFTR)。当检测到当前节点与目标节点对之间无故障时,采用FTOE-APA规则路由数据包,实现了路径选择的多样性;当检测到节点或链路故障时,根据源节点、当前节点以及目的节点的相对位置关系动态修改输出端口的优先级,使数据包可以通过最短路径转发,最大限度地减少重路由。OFTR路由策略通过改进的奇偶转向规则和动态改变输出端口的优先级既避免了网络死锁,又降低了数据包进入故障周围的概率。仿真结果表明:OFTR路由策略降低了网络平均延迟,节约了网络开销,与其它确定性容错路由算法相比,饱和吞吐率平均提高了8%以上。

一种定制片上网络设计探索算法的设计与实现

设计定制片上网络以满足不同特定应用需求已经成为片上网络设计的发展趋势。定制专用系统一般由各种不同类型的设备组成,将这些设备映射到传统的规则网络拓扑上可能导致较低的性能/开销比。基于精细化设计的定制片上网络成为领域专用系统架构的主流选择。然而,精细化设计也给硬件设计师带来了诸多挑战,传统的手工设计耗费大量时间。因此,探索具有精确化和敏捷化设计特征的定制网络拓扑成为定制片上网络设计的一个重要挑战。为了探索定制片上网络的最佳拓扑结构,设计了一种精确高效的探索算法;同时为了降低时间复杂度,提出了一种启发式线性规划算法HLP,以加快多个网络层之间的遍历速度。与传统的Mesh拓扑结构相比,生成的拓扑结构实现了约20%的性能提升,并将平均跳数减少了约30%。同时,该设计探索算法具有较低的时间复杂度,可以在线性时间复杂度下实现定制片上网络架构的自动生成,具有较高的可扩展性,可应用于大规模片上系统。

基于部分自适应路由的片上网络数据传输防护机制

现代多处理器片上系统(MPSoC)将应用程序分布在多个IP上,而片上网络(NoC)是广泛采用的IP间数据交换解决方案.由于不同的IP可能由多个第三方供应商提供,而第三方供应商的可信度往往难以保证,在这种情况下,如何确保重要IP之间的安全数据通信是一个重要的研究课题.本文按应用程序的需求构建NoC安全区,并对可能遭受攻击的安全区成员实施防护措施.通过对成员间传输的数据进行认证加密来保证数据的安全,同时,在数据包路由过程中对其进行逐跳认证的方式实现对恶意节点的检测与定位.对于定位到的恶意节点,本设计能通过部分自适应路由技术对其进行路由隔离,防止恶意节点再次危害数据安全.在gem5仿真器的ruby内存模型的garnet框架上实现了该设计,并进行了功能和性能的验证.实验结果表明,所提出的防护设计能够保证NoC数据传输的有效性和可靠性,同时对系统的性能影响较小.

片上网络容错路由器设计

随着集成电路系统对高带宽、低功耗以及高可拓展性等性能需求的增加,片上网络(NoC)已成为备受关注的高性能、高扩展性互连架构。然而,由于晶体管尺寸的不断缩小,片上网络路由器容易出现故障,导致整个芯片通信中断。因此,需要进行有效的故障容错设计。提出了一种新型容错路由器结构,采用分组共享和辅助路径等技术来实现路由器单元的容错设计。与基准路由器相比,容错面积开销仅为其面积的27.2%,而平均故障时间提升了20.7%,与先进容错路由器Defender相比,能容忍更多的故障数量,路由器硅保护系数提升了7.0%,增强了路由器的可靠性。

基于“包-电路”交换的双环片上网络设计

针对包交换片上网络(NoC)在大量数据通信情况下性能较差的弱点,提出了一种基于“包-电路”(PCC)交换的环形拓扑结构片上网络(DRNoC)设计架构。首先这种双环形拓扑结构由内外两环构成,可实现环内或环间双向通信,环上节点数目可拓展。其次DRNoC路由器通道可配置为桥节点或环节点路由器两种类型,相比于2D-Mesh型通道数减少,结构更加简单,资源消耗更少。最后提出了针对DRNoC的双环动态路由算法(DDRA),该算法无需在每个路由节点都进行输出方向的译码判断,在头包建立受阻时,根据网络情况选择其他路由路径,最大程度保证数据同环传输基础上跨环传输,有降低头包建立的等待时间,提高吞吐率。实验表明,在大量数据通信情况下,搭载DDRA算法的DRNoC的硬件资源开销降低的同时能够降低网络平均包延时提升平均吞吐率,有效地改善了网络性能。

异步式逻辑保障片上网络传输可靠性的研究

随着Si技术的持续发展,片上系统(SoC)的规模和复杂度的增长给传统的片上互连,如总线结构,带来了前所未有的挑战。片上网络[1-2]是片上系统的一种新设计方法,是目前公认应对这种挑战较为有效的解决方案。半导体工艺进入深亚微米时代后,片上网络的可靠性也越来越成为人们关注的问题。将在研究如何应用异步式逻辑保障片上网络互连数据传输的可靠性和服务质量,提出了一个异步式片上网络的架构。通过实验证明,异步式逻辑将极大提高集成电路在应对电源不稳定性、导线间串扰、电磁干扰(EMI)、时钟偏斜和软错误方面的可靠性。采用全局异步局部同步的时钟机制,该方法带来了一种全新的片上通信方法,显著改善了传统总线式系统的性能。

低功耗片上网络映射算法研究

提出改进的片上网络蚁群映射算法,并为验证该映射算法对低功耗片上网络性能的提升,结合具体应用进行仿真实验。比较该改进蚁群算法与一般蚁群算法、粒子群算法的映射结果的优劣。仿真实验选取5组实验结果进行性能对比分析。实验结果显示改进的蚁群算法能够在收敛速度、停滞现象等方面都有取得较好的性能,获得的映射解在功耗函数下可以取得更低的功耗。

片上网络拓朴优化:在离散平面上布局与布线

微系统芯片(System-on-Chip,SoC)发展到今天,集成密度指数增长和芯片面积的急剧膨胀使得全局连线的延时上升,可靠性下降,成为集成电路的设计瓶颈.片上网络(Network-on-Chip,NoC)是解决整个芯片上数据有效传输的结构之一,以片上网络为基础通信架构的微系统芯片称为片上网上系统芯片(System-on-Network-on-Chip,SoNoC).微系统芯片内通信模式兼有随机性和确定性,应该根据特定应用的通信特征设计片上网络.本文在确定SoNoC设计流程的基础上,根据SoNoC的通信特征,选择了合适的离散平面结构,对SoNoC的运算及控制等模块进行布局、对模块间的通信依赖关系进行布线,发展出FRoD(Floor-plan and Routing on Discrete Plane)算法,以自动生成片上网络的拓扑结构.该算法定义了离散平面的一般表示方法,并在四种典型的离散平面上使用不同规模的随机系统完成了系列实验.为了处理系统和网络之间的耦合关系,逐点分裂的布局算法可以逐步学习和适应系统的通信需求,同时优化系统的执行时间和通信能量,在运行随机任务流图的模拟系统上与随机布局结果相比可以节省30%左右的通信能量,20%左右的系统通信时间.串行、并行和串并混合的布线算法使用最短路径把通信关系分布在离散平面的通道上,使不同的通信关系尽量复用网络通道,与全连接网络相比可以节省10%到30%的面积代价.

特定应用片上网络的研究综述

特大规模集成电路技术的飞速发展,使得把大量的知识产权(Intellectual Property,IP)核集成到单一的芯片上形成的片上系统成为了今后微电子发展的主流趋势。片上系统面临着许多设计和制造问题,片上网络为解决片上系统的这些问题提供一种行之有效的方案。当前及今后的片上系统都主要面向特定应用或特定应用类,因此,片上网络也是面向特定应用的片上网络,对特定应用片上系统面临的问题、特定片上网络的提出、发展、和主要研究内容进行综述。

面向高可靠片上网络通信的可重构路由算法

为了满足系统芯片对通信带宽的要求,片上网络正逐渐取代总线成为当前多核及众核系统的主流互连方案,然而由于芯片特征尺寸的不断减小,芯片内发生故障的概率显著增加.为了提供可靠的片上通信,提出一种低成本的可重构路由算法.该算法基于无共享边界的矩形故障模型,按照故障区与网络边界的相对位置对故障区进行分类;针对不同类型的故障区定义了具体的路由器状态更新策略;重构后的片上网络可以容忍任意数目、任意分布的路由器以及链路故障.与当前容错设计方案不同,文中算法不需要增加虚拟通道来保证网络的无死锁特性,因此具有低成本、高可靠的特性.仿真实验结果表明,文中算法适用于处理器与缓存,或缓存与缓存之间的片上通信.

三维片上网络故障及拥塞感知的容错路由器设计

三维片上网络中路由器的输入端口和交叉开关出现故障,将严重影响整个网络的性能,因此文章提出了一种故障及拥塞感知的容错路由器.通过增加一个冗余的输入端口和旁路总线,不仅能实现对输入端口和交叉开关容错的目的,而且还能在没有端口故障的情况下使用冗余端口有效地解决拥塞问题.实验表明此容错机制能够使得网络在故障路由器多、拥塞严重的情况下,仍然保持良好的性能.

Xmesh：一个mesh-like片上网络拓扑结构

针对片上网络(network on chip,简称NoC)的节点数量少、距离近、物理实现复杂度受到限制的特点,提出了一种新的Xmesh拓扑结构,并为该结构提出了XM路由算法.该结构在经典的mesh结构的基础上添加了两个对角线型的回边,缩短了节点间的距离,而且路由计算的复杂性不高,实现的复杂度基本没有增加.将Xmesh与经典的Mesh和Torus结构进行了理论分析比较,同时,在Popnet模拟器上基于均衡负载和热点负载两种负载模式进行性能比较.模拟结果表明,Xmesh平均延时不到Mesh结构的70%.对于均衡负载,当网络规模较小时,Xmesh的延时比Torus的更小;对于热点负载,当热点距离网络中心或者对角线比较近时,Xmesh的延时比Torus的小10%～30%.反之,其延时比Torus的大10%～30%.总的来说,Xmesh的性能与Torus比较接近,但其物理实现更为简单,Xmesh比Mesh结构的性能更好.

片上网络映射问题的改进禁忌搜索算法

为求解通信时延受约束的低能耗片上网络(NoC)映射问题,提出一种改进禁忌搜索算法.该算法由局部搜索和精英重组2个步骤经过多次迭代完成,局部搜索采用简化的robust tabu search(RoTS),精英重组步骤选用CO-HX交叉操作.实验结果表明:文中算法与RoTS相比具有优化性能好、搜索空间小的优点,映射结果比分支限界法平均节能16.1%,适于求解大规模NoC映射问题.