新能源汽车电驱逆变器故障锁存保护电路研究

针对可编程逻辑器件芯片方案中开关频率噪声产生的尖峰等问题,本文提出一种新式的故障锁存保护电路方案,用分离逻辑器件组合替代CPLD,利用分离逻辑器件非门、与门、与非门及D触发器,同时配合软件策略,实现对过压、过流故障的锁存、清除或者屏蔽。结果表明,该保护电路方案能够可靠、低成本的实现对过压、过流故障的锁存及上报,从而保护逆变器系统和整车安全。该研究简化了电路结构,降低成本,提升了产品竞争力。该研究具有一定的实际应用价值。

高速CMOS预放大-锁存比较器设计

基于预放大-锁存理论,提出了一种带1级预放大器的高速CMOS锁存比较器电路拓扑 结构;阐述了其传输延迟时间、回馈噪声和输入失调电压的改进方法。采用典型的0.35μm／3.3 V 硅CMOS工艺模型,通过Cadence进行模拟验证,得到其传输延迟时间380 ps,失调电压6.8 mV, 回馈噪声对输入信号产生的毛刺峰峰值500μV,功耗612μW。该电路的失调电压和回馈噪声与带 两级(或两级以上)CMOS预放大锁存比较器的指标相近,且明显优于锁存比较器。其功耗和传输 延迟时间介于两种比较器之间。该电路可用于高速A／D转换器模块与IP核设计。

几种用于高速数字通信系统中的锁存比较器

在分析、比较了高速数字系统中常用的几种低耗锁存比较器电路的基础上,重新提出了三种新颖的高速、低耗锁存比较器,其中有两种是BiCMOS锁存比较电路。经过仿真试验后,说明了这几种锁存比较器完全满足于高速数字通信系统的性能要求。

一种改进的BiCMOS工艺欠压锁存电路的设计

针对DC-DC电源管理芯片中所必需的欠压锁存功能,利用带隙基准电压源的原理,提出一种新的改进的UV-LO(欠压锁存)电路的设计,实现了欠压锁存的阈值点和迟滞量,成功地实现了欠压锁存电路的预定功能。基于0.6μm BiC-MOS工艺,HSpice软件仿真的结果表明所设计的UVLO电路具有结构简单、温度漂移小、功耗低等特点,性能有很大改善,满足了芯片的需要。

单次快脉冲锁存同步机研制

在大动态单次快脉冲高速数据采集系统中,需要稳定、可靠、延迟抖动小的触发信号。本着小型化的目的,本项目研制了一套单次锁存多路同步机,为前端数字化提供延迟可调、脉宽可调、锁存时间长的触发信号。该仪器采用模拟电路和数字电路相结合,基于复杂可编程逻辑器件(CPLD)大大减小了电路板的设计尺寸,接口方便,在辐射快脉冲信号探测中得到较好应用。

用于流水线ADC的预运放-锁存比较器的分析与设计

提出了一种应用于开关电容流水线模数转换器的CMOS预运放-锁存比较器.该比较器采用UMC混合/射频0.18μm 1P6M P衬底双阱CMOS工艺设计,工作电压为1.8 V.该比较器的灵敏度为0.215 mV,最大失调电压为12 mV,差分输入动态范围为1.8 V,分辨率为8位,在40 M的工作频率下,功耗仅为24.4μW.基于0.18μm工艺的仿真结果验证了比较器设计的有效性.

低踢回噪声锁存比较器的分析与设计

设计了一种低踢回噪声锁存比较器,着重分析和优化了比较器的速度和失调电压。在0.35μmCMOS工艺条件下,采用Hspice对电路进行了模拟。结果表明,比较器的最高工作频率为200MHz,分辨率在6位以上,灵敏度为0.3mV;在2.5V电源电压下,功耗为70μW。

高速低功耗CMOS动态锁存比较器的设计

提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR锁存器3部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对SR锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18μm互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1.8V,时钟频率为1GHz时,比较器精度达0.3mV;最大输入失调电压为8mV,功耗为0.2mW;该比较器具有电路简单易实现、功耗低的特点.

可防误翻转高精度欠压锁存电路设计

在分析传统欠压锁存电路(UVLO:Under voltage lockout)工作原理的基础上,利用VIS 0.4μm BCD工艺设计一种具有防误翻转功能的高精度欠压锁存电路。该电路由3部分组成,以带隙比较器为核心,引入具有迟滞特性的防误翻转电路以保证欠压锁存信号能安全可靠地输出,并通过调整带隙基准的温度特性保证欠压锁存阈值精度,最后经过放大输出电路放大后,输出稳定的欠压锁存信号。采用Cadence软件对所设计的电路进行仿真。研究结果表明:在-40~125℃范围内欠压锁存阈值偏差最大为100 m V,阈值分辨率可达10-5 V,在3~5 V工作电压下,防误翻转电路开启阈值为2.95 V,能有效防止欠压锁存电路误翻转。该电路的设计理念和仿真结果有助于后期电源芯片的开发。

一款消除浮空点并自锁存的老化预测传感器

针对负偏置温度不稳定性引起的组合逻辑电路老化,提出了一款消除浮空点并自锁存的老化预测传感器。该传感器不仅可以预测组合逻辑电路老化,而且能够通过传感器内部的反馈来锁存检测结果,同时解决稳定性校验器在锁存期间的浮空点问题,其延时单元为可控型延时单元,可以控制其工作状态。使用HSPICE软件进行仿真,验证了老化预测传感器的可行性,可以适用于多种环境中且不会影响传感器性能。与同类型结构相比,该传感器的稳定性校验器能够对检测结果进行自锁存,使用的晶体管数量减少了约8%,平均功耗降低了约20%。

无锁存功能脉冲计数器的改进读取方法

在电机伺服控制系统中,需要一个脉冲计数器对电机码盘输出的脉冲进行计数。但是如果脉冲计数器没有数据锁存功能,单片机读出的数值可能不准确,进而影响伺服控制系统的性能。针对没有锁存功能的脉冲计数器,提出了一种改进的读取方法,有效的避免了在读取过程中由于计数器进位或借位造成的读数偏差。

可自校正失调电压的BiCMOS锁存比较器设计

在对传统CMOS锁存比较器分析的基础上,设计了一种可自校正失调电压的BiCMOS锁存比较器,它既具有双极型电路快速、输入失调电压低和大电流驱动能力,又具备CMOS电路低功耗和高集成度的特性,因而它们特别适用于高速缓冲数字信息系统和其它便携式数字设备。

捷联惯导系统异步锁存计数器设计

介绍了采用FPGA芯片实现揭联惯导系统异步锁存计数器的设计方法,对计数器的性能进行了分析、测试。

一种高速CMOS预放大锁存比较器

介绍了一种适合于高速模数转换器(ADCs)的预放大-锁存(preamplifier-latch)CMOS比较器。此电路结构包括一个预放大器、锁存比较器和输出缓冲器。在预放大器和正反馈锁存比较器之间加入分离电路,以此来减少回扫(kickback)噪声对电路的影响。采用0.35μm标准CMOS工艺库,在Cadence环境下进行仿真,该比较器在时钟频率为500 MHz,采样频率为40 MHz的时候,可以达到30μV的精度,功耗大约为0.6 mW。

低踢回噪声锁存比较器的分析与设计

为了减小踢回噪声引起的比较器参考电压的失调,着重对比较器进了分析和优化,设计了一种低踢回噪声锁存比较器,该比较器包含一级前置放大器和动态锁存比较器.锁存比较器采用两个正反馈锁存器和反馈环提高了锁存速度.采用0.6μm Bipolar工艺的Hspice对电路进行了模拟.结果表明,在5.5V电源电压下,比较器的最高工作频率为200 MHz,分辨率在8位,功耗为55μW,可以满足200 MS/s高精度Flash结构模数转换器的需求.

一种带读数锁存的峰值检测电路

介绍一种利用采样保持器、比较器和数字逻辑电路等构成的峰值采样和锁存电路及这种电路的调试简况.

可锁存紫外线擦除电可编程只读存贮器87C257及其应用

一、概述在微控制器应用系统中,大多采用外扩EPROM的方法来存放用户的监控程序,因为有下列原因:(1)ROM 型微控制器构成的系统,其监控程序用户不能更改,因而在小批量产品研制或开发中不适用。(2)EPROM 型的微控制器成本太高。(3)微控制器本身所能集成的程序存贮器容量有限,不能满足许多场合的需要。

新型高速低功耗CMOS预放大锁存比较器

基于预放大锁存快速比较理论,提出了一种新型高速低功耗CMOS比较器的电路拓扑。采用典型的0.35μm/3.3 V硅CMOS工艺模型,用Cadence软件进行模拟仿真,比较器延迟时间为231 ps,比优化前降低了235 ps;其回馈噪声对输入信号和电阻串参考电压产生的毛刺峰值分别为6.35 mV和1.57 mV;电路功耗118.6μW。运用该结构的比较器具有快速过驱动恢复能力,大幅度提高了比较器的速度;能有效抑制其回馈噪声,功耗低,可用于高速低功耗A/D转换器模块的设计。

防误操作的按键锁存、译码电路的设计

介绍一组简单的防止错误操作的按键锁存、译码电路 ,分析了工作原理 。

带6位锁存的可编程A/D转换器CS5529及其应用

16位低功耗可编程A/D转换器CS5529是CIRRUSLOGIC公司系列化Δ -ΣA/D转换器中的一个特殊成员 ,它除具有分辨率高、输出速率可编程以及抗干扰能力强等特点外 ,其三线串行接口方式及特有的6位锁存器功能使其特别适合于需要将模拟和数字相隔离的数据采集系统。文中介绍了CS5529的内部结构及功能特点 。