在DSP处理器上并行实现ATR算法

介绍了由DSP芯片构成的多处理器并行系统的结构和性能以及在多处理器并行系统上并行实现ATR算法需要考虑的主要问题,着重研究了在指令级并行DSP处理器上实现ATR算法的并行化软件开发方法,对ATR算法的实用化和工程化具有重要的参考价值。

基于JTAG的DSP处理器嵌入式调试接口设计

介绍了基于IEEE1149.1 JTAG协议的DSP处理器嵌入式调试接口的设计。从该接口的整体结构框图到详细设计,进行了详细的阐述。该接口成功地应用于32bits DSP处理器MD32中,通过了FPGA验证和仿真验证,证明了其设计的正确性,具有很好的参考价值。

DSP处理器和通用处理器的比较

随着嵌入式系统的广泛应用,其应用程序的功能变得越来越强大和复杂,从而要求嵌入式处理器系统既能有效支持运算密集型的应用,又能有效支持控制密集型的应用。数字信号处理器(DSPs)能够有效进行运算密集型的实时计算;另一方面,通用微处理器(GPPs)则对控制密集型的应用提供有效的支持。本文从DSP处理器和通用微处理器的功能出发,讨论了两者在指令集、体系结构及存储器结构等方面的异同,同时对两者的性能也进行了评测和比较。结果表明,DSP处理器和通用微处理器都很难同时高效支持运算密集型的应用和控制密集型的应用。将两者体系结构进行融合,研究开发融合型高性能微处理器,是解决该问题的有效途。

并行DSP处理器上JPEG算法的实现研究

ＪＰＥＧ算法由于效率高和实用性强获得了广泛的应用；而并行处理器ＤＳＰ具有高产的并行处理能力，因而适合于图象的实时处理．提出了在ＴＩ的并行处理器ＤＳＰ－Ｃ８０上并行和快速实现ＪＰＥＧ算法的方法，实现了高速实时图象压缩．

用于专用DSP处理器的高速低功耗的IEEE32位浮点加法器

本文我们描述了一个符合 IEEE75 4单精度浮点标准的加法器。这个浮点加法器的设计基于 TSMC2 .5 V0 .2 5 μm CMOS工艺。它将用于 2 0 0 MHz的专用 DSP处理器。为了在高速运算的同时降低功耗 ,本文在采用了并行运算提高速度的同时 ,通过控制逻辑模块关闭不必要的运算模块的操作来减小整个电路功耗。另外 ,在电路设计中大量使用传输管逻辑 ,提高速度并降低整个电路的面积和功耗。加法器的运算时间是 3 .986

单片DSP处理器功能系统的SOPC技术设计

结合Altera公司推出的Nios II嵌入式软核处理器,提出一种具有常规DSP处理器功能的Nios II系统SOPC解决方案;利用Nios II可自定义指令的特点,通过Matlab和DSP Builder或直接用VHDL设计并生成复数乘法器、整数乘法器和浮点乘法器等硬件模块,将它们定制为相应的指令,从而将软件的灵活性和硬件的高速性结合起来,较好地解决了传统DSP处理器所面临的速度问题、硬件结构不可重构性问题、开发升级周期长和不可移植性等问题。

基于DSP处理器的MP3解码器的优化

音频格式MP3(第三层)是现在非常流行的一种数字音频压缩技术,适应于微小的移动设备,如MP3播放器和手机等。它们内置的解码器大多或者是基于DSP,或者是RISC处理器,虽然基于汇编语言的解码程序已经很成熟高效,但是不方便移植。文中提出的优化解码程序是基于标准C语言的,只要添加不同类型的DSP头文件,就可以移植应用。已经成功解出MP3(44.1kHz,128kbps),并且满足国际音频组要求的限制精度。

嵌入式DSP处理器的体系结构设计

本文就总线结构、指令系统、存储系统、流水线、寻址方式等几个方面对一个嵌入式DSP处理器μDSP的体系结构设计进行了详细的阐述。

面向电机控制的两种DSP处理器

介绍了新一代用于交流调速的典型ＤＳＰ处理器结构与性能特点、并介绍嵌入式数字信号处理芯片ＡＤＭＣ４０１ＴＭＳ３２０Ｃ２４０，探讨了运用嵌入式数字信号处理芯片的交流调速系统的实现。

DSP处理器课程教学方法研究

本文介绍了“DSP处理器”课程的特点及所涉及的内容,对教学方法及效果进行了讨论,并设计了相关的实验步骤与内容,强调实践的重要性。

一种面向64位DSP处理器的可重构ALU研究及设计

研究并实现了一种面向64位DSP处理器的可重构ALU,该ALU由4×4阵列的计算单元通过交叉开关互联构成,并支持32/64位定点数基本类型计算和可重构类型计算,32/40/64位浮点数基本类型计算和可重构类型计算.设计中采用复用64定点乘法器、64位左移/右移移位器等电路资源、统一定/浮点译码及计算模型等方法有效地降低了电路资源和设计复杂度.利用型号为xc6vsx315t-1ff1759的FPGA进行综合实现时,可重构ALU占用硬件资源为15 347个LUTs,时钟频率达到100 MHz.

DSP处理器XINTF接口与液晶并口的兼容通信设计

为解决实际中常利用的DSP的I/O口模拟并口的方法解决与该类液晶的并口通信兼容问题中存在的程序效率较低、占用端口硬件资源多且无法复用等问题,提出利用逻辑门电路或可编程逻辑器件编程实现XINTF接口产生与液晶并口匹配时序达到两者之间的兼容通信.通过逻辑分析仪观察改进后获得时序和所需时序的匹配程度以及DSP处理器与液晶并口的真实通信系统实现规定通信内容.实验结果证实了该方案的正确性、可行性和灵活性.

RISC/DSP处理器数据转发机制设计

针对一种RISC/DSP结构处理器MediaDSP3201(MD32),给出了一种分布式数据转发机制设计策略,有效地避免了MD32在执行过程中不必要的流水线停顿,并通过“数据转发链模型”实现.此策略在考虑转发效率的同时,通过电路优化避免转发电路对流水级时延的影响,以提高处理器整体性能.最后以MPEG解码程序为例,说明该策略以较小的硬件成本(占MD32资源的3.7%)有效地降低了CPI值,比集中式数据转发机制的处理性能提高了36%.

DSP处理器单粒子翻转率测试系统的研制

航天器及其内部元器件在太空中会受到单粒子效应(SEE)带来的威胁,因此航天用电子器件在装备前必须进行抗SEE能力的测试评估。针对传统测试方法存在的测试系统程序容易在辐照过程崩溃、统计翻转数不准确、单粒子闩锁(SEL)辨别不清晰和忽略内核翻转统计等问题,设计了一种测试系统,通过片外加载与运行程序从而减少因辐照导致片内程序异常的现象;通过片外主控电路统计被测电路翻转数使统计翻转结果准确;通过主控电路控制被测电路时钟供给排除因频率增加导致电流过大而误判发生SEL的情况;通过内核指令集统计内核翻转数。实验结果表明,该测试系统可以实时全面地监测数字信号处理器(DSP)的SEE,并有效防止辐照实验器件(DUT)因SEL而失效。

数字信号处理器第二讲 实时DSP系统设计开发流程和DSP处理器开发工具简介

IC技术讲座是本刊2005年全新推出的技术类栏目。为了让工程师在设计开发中完善和拓展基础理论与系统知识,丰富应用经验,《世界电子元器件》和中电网联合清华大学等知名院校共同创办了这个栏目,特约知名学者、教授以及著名半导体公司的应用工程师撰写,以系列讲座的方式对热点IC技术进行全面而系统的介绍,涵盖最新技术要点。最先开设的讲座将围绕三大课题:DSP、FPGA和嵌入式系统,每个课题都将连载6期。

多DSP处理器HOST接口的硬件设计

在现代通信、雷达和声纳系统中,需要进行非常复杂的数据处理。目前解决这些问题的有效办法是将多个DSP组成阵列处理系统,以增加整体数据处理能力。针对系统的要求,采用基于CPCI的高速阵列信号处理板卡。该板选用AD公司的高性能浮点DSP处理器TigerSharc101,使整板具有14.4GFLOPS的峰值浮点运算能力,它提供LinkPort来实现片间和板间通信。本文介绍了该板的原理框图,FPGA的实现结构,着重于Host接口逻辑设计。实践证明,该板具有超强的运算能力和良好的扩展性。

一种DSP处理器接口驱动程序设计方法

文章在uC/OS Ⅱ系统上设计了一种DSP处理器驱动程序。该程序能够驱动TMS320LF2407A处理器进行数字信号的采样和各种数字计算。汽油机转速信号采样和FFT计算实验结果表明,该算法具有较好的准确率。

嵌入式可重构DSP处理器的指令译码器设计

在对我们研发的代号为CoStar的嵌入式可重构32位DSP(DigitalSignalProcessing)处理器的结构作简要介绍的基础上,着重阐述了其指令译码器的设计。文章的重点放在我们提出的一些新颖的设计思想上:为支持CoStar的复杂流水线、SIMD(SingleInstructionstreamoverMultipleDatastreams)和可重构而采用的相对集中的分布式译码、多模式指令复用等技术;为降低译码器的面积和功耗而采用的嵌套式的分类译码、类型合并、译码预判、信号合并等技术。

基于DSP处理器的航空蓄电池智能充电器的设计

介绍了一种基于DSP处理器TMS320F2812的航空蓄电池智能充电器结构、硬件和软件的实现。该充电器可以实时采集、显示电压和电流等参数,DSP通过串口和上位机进行实时通信,并根据要求调整控制策略,实现充电、放电智能控制。实验表明,该系统性能优良,满足高质量开关电源的可靠性和实时控制的要求。

石竹科技推出基于Intel Xeon处理器的3U VPX结构DSP处理器板

Interface Concept近日发布了基于英特尔至强／IntelXeonD处理器（代号“Broadwell-DE”）的新型3UOpenVPX结构DSP处理器板：IC-INT-VPX3d和IC-INT-VPX3e。这两款产品首次将高性能DSP处理器搭载在Intel Xeon处理器上，非常适用于嵌入式高性能计算（HPEC）平台，可以提供非常强劲的计算能力。