集成电路企业的双循环发展策略分析

阐述集成电路产业面临的问题,集成电路企业高质量发展的策略,包括聚焦自主创新、解决关键核心技术、疏通集成电路产业链、促进产业升级调整、发展国际合作新模式。

集成电路检验/失效分析过程芯片去层制备方法

集成电路检验和失效分析相关标准中提出了芯片去层制备的要求,但因未提供相应的操作方法而缺乏可操作性。去层制备方法与芯片的物理层次结构和材料紧密相关,探讨了离子刻蚀法、机械研磨法、化学腐蚀法等去层制备方法与芯片物理层次、材料的适用性,选用实际芯片完成玻璃钝化层、介质层和金属化层的制备和去除,获得了可以满足检验和分析要求的物理层次。提出的芯片去层制备方法可以为相应标准提供补充,使其具有可操作性,为检测机构和用户单位的检验和分析过程提供了参考。

纳米级数字集成电路老化效应分析与老化监测技术综述

数字集成电路随着工艺制程的提高,可靠性问题逐步凸显,而老化则是可靠性问题的一个重要方面。同时由于数字集成电路被广泛地应用于工业、汽车、航天等领域,对可靠性提出更高的要求,因此针对数字集成电路老化监测的技术成为了研究热点。对数字集成电路的老化效应进行了总结,并分析得出先进工艺下需要重点监测的老化效应,对数字集成电路现有老化监测手段进行总结分析,同时对老化监测技术的进一步发展提出了展望。

集成电路工程化测试方法研究

现今集成电路测试需求不断增加,为保障批量工程化生产测试环节的顺利进行,提高测试机的测试效率,对目前批量测试过程中容易出现的OS和功能工程测试环节故障进行诊断分析,排除一些常见的故障,实现芯片的快速生产测试。

基于平移拾取分选机双列直插封装集成电路测试可行性设计

Pick&Place自动测试分选机是一种以平移拾取放置为基础的宽温度范围(高温、常温和低温)真空方式吸取电路测试分选机,依靠机械丝杆和磁悬浮传动臂的水平移动吸取电路和垂直移动压测完成整个测试流程。双列直插式封装(Dual In-line Package,简称DIP)电路是指用双排列管脚直插形式封装的集成电路。军用集成电路测试需要在高温、常温和低温3种不同的温度环境中测试,以确保电路的可靠性。为了检测单位能在平移拾取分选机上实现大批量双列直插式封装集成电路尤其是大批量军用双列直插式封装集成电路的测试,通过对Pick&Place自动测试分选机和双列直插式封装集成电路原理结构的分析,结合其在实际使用中的问题提出了一种可以在Pick&Place上实现DIP封装测试的创新性解决方案。

集成电路极性测试“微整机”研究与应用

集成电路极性测试一般指选择电路一个特定管脚进行电性能量测,快速判断电路放置是否反向、错位等,实现原理和集成电路开短路测试原理一致。目前集成电路极性测试多数依赖于功能强大、应用成熟的集成电路自动测试机(Automatic Test Equipment,ATE)实现,但是测试性价比没有任何竞争力。基于集成电路极性测试原理,采用纯硬件制作一款集成电路极性测试"微整机",在极性测试上达到与ATE同样的测试能力,并能和机械手(Handler)进行信息交互,实现自动化测试,具备简单、稳定、高效和极低成本的特点。

基于Minitab的宇航集成电路质量控制方法

在宇航集成电路筛选及考核检验环节,加强对关键测试参数的数据分析及判别,严格控制关键参数在批次内和批次间的一致性,是宇航集成电路的重要质量控制方法之一。运用Minitab软件分析宇航集成电路筛选过程中测试数据的稳定性和数据分布,评价测试过程能力。通过对宇航集成电路测试数据的过程能力分析,评估测试程序的开发质量好坏,对宇航集成电路的质量不断改善具有指导意义,同时为GJB3014等军标体系的具体实施提供参考。

集成电路测试中测试Map的“重生”技术

晶圆测试每完成一片晶圆都会生成一张测试Map,在晶圆没有进行研磨、划片、挑粒和键合等封装工序之前,这张测试Map就是这片晶圆的“身份证”。“身份证”办理通常分为首次“申领”和“补办”等,首次“申领”适用于晶圆常规测试流程,“补办”适用于二次及以上处理,其场景包括但不限于测试数据存在但测试Map丢失、客户提供电子Map要求测试但非探针台接受格式等情况。测试Map补办“身份证”的需求促使测试Map的“重生”技术应运而生。以TSK系列探针台为例,介绍了测试Map“重生”的技术流程,为这一特殊生产流程的进一步研究提供参考。

片间芯粒系统集成的DIR互联架构

为实现芯粒系统灵活集成与高效通信,提出一种面向不同芯粒系统集成的双独立环互联架构(Dual Independent Ring,DIR).通过可拼接的双独立弧形网络、协控模块等,组成无死锁的环状互联通道.利用具有自检功能的边界路由节点分配机制,灵活且均匀地分配不同芯粒系统内置的边界路由节点,避免转接板的反复设计与验证.采用硬件描述语言实现该互联架构,并对边界路由节点分配机制与互联架构进行测试.仿真和实验结果表明,路由节点分配机制能够在短时间内均匀分配任意数量的边界路由节点;在相同注入率下,相比网格互联架构与数据线缓冲区节点(Dataline-Buffer-Node,DBN)互联架构,DIR拥有更低的平均延迟;与网格互联架构相比,DIR的功耗减少近16%,资源占用降低近7倍.

端口双向耐高压电路的ESD防护设计技术

随着CMOS工艺的快速发展,集成电路多电源域设计越来越普遍,电路全芯片ESD设计也越来越复杂。介绍了一款基于0.35μm CMOS工艺的32路抗辐射总线接口电路的ESD设计技术。同时,对双向耐高压输入管脚的ESD进行加固设计,提高了芯片的抗ESD能力。抗辐射32路总线接口电路通过了4.0 kV人体模型ESD测试,测试结果验证了该设计的有效性。

GaN器件辐照效应与LDO电路的单粒子敏感点协同设计研究

创新地开展p型栅GaN器件的单粒子辐照与建模研究,提取的单粒子激励电流被加载用于全GaN的低压差线性稳压器(LDO)稳压电路的单粒子设计中,获得了该电路单粒子敏感节点,最终得到该节点在重载状态与轻载状态时对应的单粒子瞬态(SET)响应分别为500 mV/60 ns,1210 mV/60 ns。上述研究建立起GaN器件-全GaN基电路的T-CAD/SPICE单粒子效应协同设计方法。

基于ATE的可编程高集成度SIP芯片测试技术研究

随着可编程系统级电路的内部器件数量和规模的不断增长,SIP内部器件的可测性问题也变得越来越突出。提出了一种基于ATE的SIP测试方法,并对其FPGA、DSP配置、功能调试和参数测试方法进行了介绍。该测试方法准确、系统、效率高,可以满足大部分可编程高集成度SIP电路的测试需求。

一种适用于SHE规范的安全加密电路设计

为加强汽车系统信息安全的防御能力,设计了一种适用于安全硬件扩展(Secure Hardware Extensions,SHE)规范的安全加密电路。该电路设计了高级加密标准(Advanced Encryption Standard, AES)算法模块、SHE指令执行有限状态机以及指令和密钥的存储控制接口。仿真结果表明,该安全加密电路具有严格的访问权限,支持硬件密钥管理,保护密钥免受软件攻击,具有运算隔离保护措施,提高了系统的安全性和机密性。

一种用于SIP芯片的IO功能测试方法及装置

针对目前SIP芯片的IO功能测试依靠的ATE测试机价格昂贵,使用不便,以及人工测试效率低、易出错的问题,提出一种用于SIP芯片的IO功能测试方法及装置的设计方案。结合IO功能测试特征,利用辅助测试模块、互联电路板和上位机,构建出了该测试方法及装置的核心组成部分。该系统能够满足不同封装类型的SIP芯片的使用,根据实际测试情况,可任意配置测试启动项,提升测试效率,并降低了由于人工参与而引起的测试出错的概率,同时能够方便地记录测试数据,利于后期的追踪查验。

基于倍频OS-PWM算法的LED驱动芯片设计

LED(Light Emitting Diode)广泛应用于显示领域,LED显示屏凭借着功耗低、寿命长的特点在大屏显示行业占据主流地位,尤其是在户外广告等细分领域市场份额远高于其他类型产品,但LED显示屏由于其本身的材料特性,在实际应用中也存在着诸多问题,比如刷新率偏低、开路十字架、首行偏暗、鬼影以及低灰色阶均匀性差等。为缓解上述问题,增强使用场景,我们尝试开发了一款32扫恒流输出LED驱动芯片,并对其内部一些主要数字电路模块进行了设计与仿真,如复位生成电路、指令译码电路、PWM控制电路、SRAM控制电路、PWM生成电路等,该芯片还内置了高刷新率的倍频OS-PWM(Optimize-Scrambled Pulse With Modulation Algorithm)算法,专门解决了小点间距显示屏的低灰问题,实验测试和仿真都确认了设计的准确性和可行性,实现了预期的效果。

用于GaN HEMT栅驱动芯片的高精度欠压保护电路

设计了一种用于GaN HEMT器件栅驱动芯片、能提供快速响应高精度阈值电压的高精度欠压保护电路。该电路一方面采用宽电压摆幅和快速响应的两级比较器电路来提高处理速度;另一方面,输出整形电路采用RC低通滤波和两级施密特触发器组合滤波,以滤除高频噪声的影响,产生稳定可靠的欠压保护输出信号。基于0.18μm BCD工艺,完成了电路设计验证,仿真结果显示电路功能正确,可满足GaN HEMT器件栅驱动芯片应用要求。

一种集成于BUCK芯片的5V低压差线性稳压器

基于BCD工艺设计了一种12 V输入5 V输出的带有片外电容的低压差线性稳压器(Low Dropout Regulator,LDO)电路,该电路主要应用于降压拓扑(BUCK)系统中,给内部模拟电路供电。该LDO使用N型场效应晶体管(NMOS)做输出管,使用密勒补偿,同时还带有温度系数调整功能。使用仿真软件进行仿真验证,仿真结果表明在100 mA负载条件下,电路具有87°的相位裕度,温度系数为2×10^(-6)/℃左右。

基于SiP技术的网络测量探针芯片集成设计

为了使主动网络测量探针国产化、小型化,通过分析目前CAIDA主推的最新主动探测终端工具群岛结构(Archipelago Measurement Infra-Structure,Ark)的硬件参数,并结合现有国产化裸芯片,设计了一种基于微系统技术的探针用主控系统级封装(System in Package,SiP)芯片。该探针主控SiP采用国产处理器搭配现场可编程门阵列(Field Programmable Gate Array,FGPA)的架构,集成双倍数据速率(Double Data Rate,DDR)内存颗粒和Flash等裸芯片,并选配了国产网络物理层芯片。设计完成的SiP芯片总体尺寸仅为30 mm×30 mm,最高主频为1 GHz,内存为2 GB,网口扩展为千兆。采用该探针芯片的系统从芯片选型到软件实现均采用全国产化设计,应用于国内网络测量场合时安全、保密性更高。

无芯封装基板应力分析与结构优化

封装基板作为集成电路的载体,可以实现芯片的电连接、支撑保护及散热等。因此,封装基板的可靠性至关重要。在封装基板的加工过程中,热、机械等因素如铜含量分布不均衡、材料的热膨胀系数(CTE)不匹配等均可能导致基板出现翘曲、开裂等现象,进而导致基板出现短路、断路,从而影响元器件的功能。采用有限元分析法,对无芯封装基板在加工过程中所经历的热、机械情况进行模拟,分析了基板设计对基板翘曲、应力分布的影响。通过对基板设计进行优化改进、仿真验证、样品加工验证,无芯基板加工过程中的断裂现象得到显著改善。

用于Flash型FPGA的电流读出电路

为了提高Flash型FPGA中的Flash开关单元在编程后驱动能力的一致性,基于0.11μm2P8M Flash工艺,设计了一款用于读取Flash开关单元驱动电流的读出电路。该驱动电流的读出电路采用与压控电流源进行多点比较的方式,能够实现对Flash开关单元驱动电流的精确测量,保证了Flash开关单元在编程后阈值电压分布的一致性,为Flash型FPGA的优越的可编程性提供了高精度的延迟参数,将Flash开关单元驱动电流的差异控制在5%之内,满足了Flash型FPGA对Flash开关单元的技术要求。仿真结果表明,在电流为20~40μA的范围内,该驱动电流的读出电路有很高的精度和线性度,读取误差小于1μA。