基于准循环双对角阵的LDPC码编码算法

针对校验矩阵形如准循环双对角阵的结构化LDPC码,对比研究了两类高效的编码算法:矩阵分解编码算法和分项累加递归编码算法,证明了两类算法从实现角度是等价的,但分项累加递归编码算法推导更为直观,且便于硬件并行实现。基于分项累加编码算法,提出了一种适合准循环双对角LDPC码的部分并行编码结构,设计实现了IEEE 802.11n标准中的LDPC码编码器。FPGA实现结果表明,所设计的LDPC编码器具有硬件开销较小、吞吐率高的优点,在码长为1944bit、码率为5/6时信息比特吞吐率最高可达13Gbps。

软件无线电数字信号处理器体系结构研究

软件无线电因被认为是无线通信技术未来的发展趋势而受到广泛关注。目前数字信号处理器是软件无线电发展的瓶颈。通过分析、比较目前几种较为典型的软件无线电数字信号处理器结构,归纳总结各种结构各自设计出发点和优缺点,并对软件无线电数字信号处理器的发展趋势做了展望。

改进的LDPC译码算法研究

基于LDPC码的BP译码简化算法,结合RMP调度和Offset最小和算法,提出了一种改进的LDPC译码算法。在相同的前提下,改进的译码算法在计算复杂度方面,与Offset最小和算法相比,改善了算法的收敛特性;采用优化的存储方式,降低了存储需求,适合硬件实现。仿真结果表明,改进的译码算法降低了平均迭代次数,减少了量化实现占用的存储单元。

一种晶上系统互连网络的容错感知结构

晶上系统融合预制件组装和晶圆集成等先进理念,是延续摩尔定律的一种新方法。由于晶圆基板本身制造良率和拼接的不确定性,晶上系统存在路由节点故障或链路故障等问题。为提高系统容错性,提出了一种基于2D-Mesh晶上互连网络的容错感知结构。在Mesh环中交叉使用主副感知器用于获取故障信息,再将其广播至全局路由节点实现数据包的避障绕行,缓解数据包在路由过程中可能发生的阻塞。实验仿真表明该结构在多种故障模式下,相较于传统容错路由算法有更高的饱和注入率,能够有效提高系统容错性,降低局部故障导致的性能影响。

基于FPGA的软件定义流量发生器

流量发生器广泛地应用于各种网络环境中,对于交换机、路由器、协议控制器芯片以及网络本身的测试与分析有着重要的作用。针对现有流量发生器种类较少、配置灵活度不高的问题,提出了一种基于FPGA(field programmable gate array)的软件定义流量发生器,实现灵活配置每个端口的数据分组的协议类型、数量、长度、间隔等,具有高速性、灵活性和可扩展性。

时间敏感网络研究进展

首先介绍了时间敏感网络的发展历程、技术内容;然后介绍了时间敏感网络标准协议中的部分重要机制,并重点回顾了近年来国内外关于时间敏感网络的研究状况,分析了不同场景下的应用特点;最后指出了时间敏感网络未来可能的发展方向。

基于PRBS检测的8B/10B编码器设计

基于减少8B/10B编码器占用的逻辑资源和保证该编码器误码率为0的目的,采用查表法和组合逻辑实现相结合的方法设计实现了符合嵌入式互连规范RapidIO协议的8B/10B编码器,通过伪随机二进制序列(Pseudo Random Binary Sequence,PRBS)检测方法对该编码器进行验证。FPGA综合结果表明,该设计占用的LUT为32,占用较少的逻辑资源。采用PRBS-7测试结果表明,该8B/10B编码电路误码率为0,表明了该8B/10B编码器传输信息的可靠性。

面向时间敏感网络的流量调度方法

从高效流量路由调度计算的角度出发,针对时间敏感流量调度中通常存在的计算效率低、迭代收敛慢等问题,提出一种基于最短路径负载均衡与改进遗传算法的流量调度方法。建立网络模型与流量模型并定义时间敏感网络中的流量传输约束,同时利用基于K最短路径的负载均衡路由算法与改进选择算子和交叉变异概率的遗传算法进行路由与调度计算。实验结果表明,该方法能有效缩短时延敏感流量调度任务的完成时间,提高调度计算效率,并加快迭代收敛速度。

拟态多执行体调度算法研究进展

拟态防御是一种基于动态异构冗余架构的新型主动防御技术,具有内在不确定、异构、冗余及负反馈等特性,从而能显著提高系统稳健性和安全性。其中多执行体调度算法是拟态防御技术的关键,其优劣直接影响拟态系统抵抗基于已知或未知漏洞后门攻击的能力。基于此,首先介绍了拟态调度算法技术和目标,然后从调度对象、调度数量及调度时机这3个方面对调度算法研究现状进行了分析总结,最后展望了拟态调度算法未来的研究方向与趋势。

面向非全互连3D NoC的自适应单播路由算法

针对在非全互连三维片上网络(3D No C)架构中的硅通孔(TSV)表只存储TSV地址信息,导致网络拥塞的问题,提出了记录表结构。该表不仅可以存储距离路由器最近的4个TSV地址,也可存储相应路由器输入缓存的占用和故障信息。在此基础上,又提出最短传输路径的自适应单播路由算法。首先,计算当前节点与目的节点的坐标确定数据包的传输方式;其次,检测传输路径是否故障,同时获取端口缓存占用信息;最后,确定最佳的传输端口,传输数据包到邻近路由器。两种网络规模下的实验结果表明,与Elevator-First算法相比,所提算法在平均延时和吞吐率性能指标上有明显的优势,且在网络故障率为50%时,Random和Shuffle流量模型下的丢包率分别为25.5%和29.5%。

TSGA:新型的片上网络低功耗映射算法

针对如何将越来越复杂的应用任务有效地映射到片上网络处理单元上,达到以更少的能耗完成任务的目的,提出了一种遗传算法和禁忌搜索算法相融合的新型片上网路低功耗映射算法。该方法充分利用遗传算法强大的全局搜索能力,融合禁忌搜索的局部搜索能力和突出的翻山特性来弥补遗传算法的局部搜索能力弱和早熟的缺陷,取得了更好的片上网络低功耗效果。实验结果表明,在同样的实验平台和功耗模型下,禁忌搜索遗传算法相比于早期的遗传算法能耗降低显著,相比于后来改进的MGA、AGA算法也有能效优势。

基于UVM的寄存器验证自动化方法

提出一种运用RAL,基于UVM方法学的寄存器验证自动化方法。RAL模型继承了寄存器模型的优点,去除了一些缺点可以更加灵活和快速地完成寄存器验证。分析RAL模型的实现过程,包括RAL模型的原理、生成方法、在平台中的应用和工作过程。仿真结果证明通过RAL模型进行寄存器验证的正确性。RAL模型可实现寄存器验证的自动化和可复用,提高了寄存器验证的可靠性。RAL模型的使用可大大提高寄存器验证的效率。

一种晶上互连网络中负载均衡容错路由算法

晶上系统融合预制件组装和晶圆级异构集成等先进理念,借助晶圆级互连的高带宽、低延迟、低功耗等显著优势,使信息系统的设计指标获得连乘性增益。但由于晶圆基板中本身制造良率和拼接过程中的不确定性,系统中的预制件互连可能存在节点故障或链路故障,同时会产生网络负载不均衡等问题。因此,提出一种自适应的负载均衡容错路由算法,算法依据中介中心性对2D-Mesh拓扑进行核心区域的划分,并利用限定条件限制数据包进入核心区,同时基于容错感知结构实现故障避免。实验仿真表明,在复杂故障及热点流量模型场景下,相较于现有的片上网络容错路由算法,所提算法在饱和注入率上平均提高了11.55个百分点,饱和吞吐率平均提高了22.7个百分点。

基于FPGA的TCP/IP卸载引擎的设计与实现

在金融交易领域,基于传统通用CPU架构的大量数据传输会给CPU造成严重负担,并且不能满足低延迟传输的交易要求,TOE技术的出现很好的解决了这个问题,设计了一种基于FPGA的TOE,采用数据流与控制流分开的策略以降低设计复杂度,实现了TCP协议的基本建链拆链功能以及支持乱序重排、多连接管理等功能。实验结果表明,该设计方案对延迟和CPU占用率等性能上有较大提升。

从SoC到SDSoW:微电子发展的新范式

微电子在智能时代正迎来新一轮技术与产业的重大变革期.本文从智能时代的科学方法论、系统集成的工程技术路线和微电子摩尔定律(Moore’s law)的维度扩展3个层面导入,提出了网络极大化节点极小化的复杂巨系统构造、异构异质芯粒的晶上拼装集成、硬件资源的领域专用软硬件协同定义,形成了软件定义晶上系统的新发展范式,对微电子的设计方法、系统集成、应用开发、经济性指标等进行了内涵升级,可全面刷新信息基础设施的技术物理形态,贡献一条“晶圆级硅基直连”的系统集成工程技术路线,并有望打造出智能涌现的物理底座.

跨时钟域处理逻辑的EDA验证方法研究

通过增加时钟抖动和数据传输抖动,提供一种在EDA验证阶段对跨时钟域处理逻辑正确性检查的手段,有利于发现跨时钟域逻辑处理问题,保证验证充分性。