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高性能低功耗32位浮点RISC微处理器的研究 被引量:4
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作者 孙海珺 邵志标 +1 位作者 邹刚 赵宁 《西安交通大学学报》 EI CAS CSCD 北大核心 2005年第6期607-610,655,共5页
提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定... 提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径. 展开更多
关键词 精简指令系统 微处理器 总线预选器 高阶布斯算法 低功耗架构
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一种基于格雷码的电路自测试序列分配算法 被引量:4
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作者 孙海珺 王宣明 +1 位作者 卢晓博 邵志标 《计算机学报》 EI CSCD 北大核心 2011年第9期1697-1704,共8页
为了降低组合电路内建自测试的测试功耗,提出了一种基于格雷码的测试序列分配算法.分组式格雷码序列和种子序列相异或生成单跳变测试序列,根据电路的基本输入权重,合理分配测试序列位,减少了电路内部节点的跳变,有效降低了电路的... 为了降低组合电路内建自测试的测试功耗,提出了一种基于格雷码的测试序列分配算法.分组式格雷码序列和种子序列相异或生成单跳变测试序列,根据电路的基本输入权重,合理分配测试序列位,减少了电路内部节点的跳变,有效降低了电路的测试功耗.该算法应用在改进的布斯二阶乘法器的自测试中,根据不同的数据通道位宽,相对于传统自测试架构,测试功耗降低了35.6%~43.7%,并且不影响乘法器的性能.对ISCA85基准电路的测试结果表明,该算法降低了测试功耗,具有高的故障覆盖率和少的测试长度,与LFSR相比功耗下降了59.3%~97.3%,并且硬件开销小.实验结果表明,该算法有效降低了组合电路的测试功耗,特别适合于系统级芯片内部模块的内建自测试. 展开更多
关键词 功耗 内建自测试 权重 测试序列 格雷码
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基于非冗余排序的地址总线的功耗优化编码 被引量:1
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作者 孙海珺 邵志标 《西安电子科技大学学报》 EI CAS CSCD 北大核心 2006年第6期990-994,共5页
提出了一种新的低功耗非冗余排序总线编码方法,通过对改进的偏移地址线的动态重排以降低具有高负载的地址总线的功耗.该编码方法根据偏移地址的值域对地址总线的低位进行优化重排,通过高位地址总线传送排序矢量至存储器的地址接收端,相... 提出了一种新的低功耗非冗余排序总线编码方法,通过对改进的偏移地址线的动态重排以降低具有高负载的地址总线的功耗.该编码方法根据偏移地址的值域对地址总线的低位进行优化重排,通过高位地址总线传送排序矢量至存储器的地址接收端,相对于传统的地址总线编码方法,具有更低的总线跳变率.实验结果表明,采用所提出的非冗余排序总线编码,地址总线的跳变率降低了88.2%,功耗减少了76.1%,有效降低了地址总线的功耗. 展开更多
关键词 低功耗 偏移地址 地址总线 总线编码 跳变
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嵌入式单精度扩展浮点RISC微处理器的设计
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作者 孙海珺 梁峰 +2 位作者 邵志标 赵宁 许琪 《微电子学与计算机》 CSCD 北大核心 2004年第6期45-48,共4页
文章介绍了一种单精度浮点RISC微处理器的核心设计思想,改进设计了一种新颖的芯片内置总线仲裁器控制总线、中断处理机管理中断、数据中继器操作存储器。采用三阶布斯算法和浮点并行算法设计FALU和FMUL,并设计了嵌入式128KSRAM,最后用UM... 文章介绍了一种单精度浮点RISC微处理器的核心设计思想,改进设计了一种新颖的芯片内置总线仲裁器控制总线、中断处理机管理中断、数据中继器操作存储器。采用三阶布斯算法和浮点并行算法设计FALU和FMUL,并设计了嵌入式128KSRAM,最后用UMC0.25滋mCMOS工艺库进行综合、布局布线完成版图设计。版图后模拟验证以及CPLD硬件仿真验证表明:微处理器工作主频达到50MHz,全部共88条指令运行正常。 展开更多
关键词 RISC 微处理器 体系结构 流水线
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43位浮点流水线乘法器的设计 被引量:1
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作者 梁峰 邵志标 孙海珺 《电子器件》 EI CAS 2006年第4期1094-1096,1102,共4页
提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4-2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积... 提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4-2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15.4%。 展开更多
关键词 浮点乘法器 流水线 BOOTH算法 压缩阵列
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高速流水线浮点乘法器的设计研究
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作者 梁峰 邵志标 +2 位作者 雷绍充 孙海珺 刘小勇 《电子科技大学学报》 EI CAS CSCD 北大核心 2007年第S2期1139-1142,共4页
设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵列和双乘法通道6级流水线结构。经FPGA硬仿真验证表明,该乘法器运算能力达到143.6MFLO/S,比Altera公司近... 设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵列和双乘法通道6级流水线结构。经FPGA硬仿真验证表明,该乘法器运算能力达到143.6MFLO/S,比Altera公司近期提供的同类乘法器单元快47%。该设计有效地提高了乘法器的整体性能。 展开更多
关键词 BOOTH算法 压缩阵列 双乘法通道 浮点乘法器 流水线
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双阈值屏幕显示缺陷检测方法
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作者 丁旭龙 薛琦 +3 位作者 丁鏖倬 韦灏深 苏昱壬 孙海珺 《传感器与微系统》 CSCD 北大核心 2024年第10期55-58,共4页
机器视觉检测液晶屏幕显示缺陷过程中,因相机系统参数设置、屏幕显示亮度等影响,导致采集到图片存在亮度不均致使缺陷检测精度降低。针对这一问题,本文提出了一种基于模块的双阈值缺陷检测算法。首先,将无缺陷屏幕作为标定样本,并对其... 机器视觉检测液晶屏幕显示缺陷过程中,因相机系统参数设置、屏幕显示亮度等影响,导致采集到图片存在亮度不均致使缺陷检测精度降低。针对这一问题,本文提出了一种基于模块的双阈值缺陷检测算法。首先,将无缺陷屏幕作为标定样本,并对其按空间进行模块划分;其次,对划分后模块区域参数进行统计,以此为依据设置检测阈值;最后,将待检测屏幕图像划分为模块,并根据对应模块区域阈值判断是否存在缺陷。此外,本文设计了一种缺陷检测系统,对上述方法进行了实验验证,结果表明:该方法能有效提高对亮度显示不均匀图片的缺陷检测精度。 展开更多
关键词 缺陷检测 亮度不均匀 缺陷定位 模块检测 双阈值检测算法
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Power-optimal encoding for low-power address bus
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作者 孙海珺 邵志标 《Journal of Harbin Institute of Technology(New Series)》 EI CAS 2007年第5期652-656,共5页
This paper presented a novel bus encoding method to reduce the switching activity on address buses and hence reduce power dissipation. Dynamic-sorting encoding(DSE) method reduces the power dissipation of address bus ... This paper presented a novel bus encoding method to reduce the switching activity on address buses and hence reduce power dissipation. Dynamic-sorting encoding(DSE) method reduces the power dissipation of address bus based on the dynamic reordering of the modified offset address bus lines. This method reorders the ten least significant bits of offset address according to the range of offset address, and the optimal sorting pattern is transmitted through the high bits of address bus without the need for redundant bus lines. The experimental results by using an instruction set simulator and SPEC2000 benchmarks show that DSE method can reduce signal transitions on the address bus by 88.2%, and the actual overhead of the encoder circuit is estimated after encoder is designed and synthesized in 0.18-μm CMOS technology. The results show that DSE method outperforms the low-power encoding schemes presented in the past. 展开更多
关键词 bus encoding switching activity address bus LOW-POWER CMOS
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