基于NoC的容错路由算法

各种各样的软件和硬件上的错误都会破坏网络的数据传输,因此研究No C网络的容错算法是非常必要的。在基于XY路由算法的基础上提出了改进的容错路由算法,当链路或者传输节点之间发生错误时,可通过重新设置路由规则来获取一条有效的路由路径。在FPGA上进行路由容错算法的仿真,并和目前常用的几种路由算法在所适用拓扑、是否防止死锁等方面进行对比。仿真结果显示改进的路由容错算法性能优越,是可行的。

基于CPLD的ARINC429总线接口系统设计

文章首先简单介绍了ARINC429航空总线的应用背景和总线传输协议的基本内容。然后根据ARINC429航空总线标准的要求,提出一种基于ACTEL公司CPLD的透明数据传输系统方案。在QUARTUSⅡ和MODELSIM的设计平台上,该系统成功实现12路ARINC429信号接收和4路ARINC429信号发送的功能,每个通道都包括32×8的数据FIFO,ARINC429字长为32位,主机接口采用16位,429数据速率支持12.5kbps与100kbps,数据传输实时可靠,能较好地满足ARINC429通信系统的要求。该电路系统采用正向设计,VerilogHDL硬件语言描述,ACTEL公司A3P250VQG100I实现,规模十四万门左右,采用VQFP100封装,双电源设计,功耗低至0.4W,能较好地满足工业级电路系统低功耗的设计要求。

一种数据Cache的设计和验证

Cache能够提高DSP处理器对外部存储器的存取速度,提高DSP的性能,设计高性能低功耗的Cache,对于提高DSP芯片的整体性能有着十分重大的意义。描述了DSP芯片中一种高性能低功耗的数据Cache。这种Cache可以通过增加具备重装功能的Line Buffer来减少处理器对Cache的访问频率,从而降低Cache功耗。通过FFT、AC3、FIR三种基准程序测试表明,Line Buffer可以降低35%的Cache访问频率,明显降低了数据Cache功耗。

基于AMBA总线的3DES算法IP核的设计与实现

基于AMBA2.0总线,设计并实现了一种使用3DES加密算法的IP核。该设计通过了行为级功能仿真和综合后的时序仿真,成功运用于一款32位浮点DSP芯片中,并且用TSMC 65 nm CMOS工艺实现。目前该IP核已经投入使用,在500 MHz的工作频率下,3DES加/解密速率达到615 Mbps,可以满足大部份系统数据处理的需求。

片上网络非适应性路由算法研究

随着多核芯片上处理器的数量逐渐增加,基于总线连接的结构已无法满足大量的数据吞吐量。因此片上网络NoC(Network on Chip)被应用到多核互联中。NoC互联中路由的方法和流量控制的方法是核心部分,文章介绍了路由控制的设计算法,并就其中单芯片集成中最常用的非适应性路由算法进行了分析。

DSP中指令Cache的低功耗设计

设计了一种低功耗指令Cache:通过在CPU与一级指令Cache之间加入Line Buffer,来减少CPU对指令Cache的访问次数,从而降低指令Cache的功耗。此外在Line Buffer控制器中添加了重装控制单元,当指令Cache发生缺失时,能将片外存储单元中的指令直接送给CPU,从而最大限度地减少由于Cache缺失所引起CPU取指的延迟。经验证,该设计在降低功耗的同时,还提升了指令Cache的性能。

基于NOC技术的多核研究

随着半导体工艺的进步和多核技术的发展,产生了借鉴并行计算和计算机网络设计思想的NOC概念。片上网络技术(NOC)越来越受到人们的关注,片上网络(NOC)是继SOC后全新的设计架构,为了解决SOC内部组件之间的通信问题而提出。主要讨论了NOC中的关键问题和技术,包括拓扑结构、路由器与交换协议、网络接口等,实现了片上计算单元之间的数据通讯。采用2D MESH 3×3拓扑结构实现多核架构。

一种用于PCIe多通道的De-skew电路设计

在PCIe多通道数据传输过程中,当各通道数据到达时间不一致时,会引入相位偏移(Skew)问题。为了保证每条通道的接收端能够同时且正确处理接收到的数据,需要对传输数据进行预处理。提出了一种De-skew逻辑电路,利用同步FIFO实现了多通道的De-skew,完成了相应的逻辑设计。并利用UVM以及VIP技术搭建了验证平台,测试结果验证了设计的正确性和可行性。与其他常用解决方案对比表明,该逻辑设计具有全面性、优越性和可复用性。

一种片上嵌入式Flash测试接口的设计

Flash存储器具有功耗低、存储容量大、体积小等特点,被广泛应用于嵌入式系统。目前Flash存储器多数使用串行接口进行擦写测试,存在着测试效率低、测试成本高等问题。针对以上问题,设计并实现了一种片上嵌入式Flash的测试接口。结合片上嵌入式Flash的接口特点和时序要求,设计了基于多线SPI的测试接口,并在确保稳定性的情况下实现了对多块Flash存储器并行测试的设计,提高了测试速度。通过NCverilog仿真结果表明,该设计有效缩短了测试时间,达到了测试要求,并成功应用于一款32位浮点微处理器中。

基于NoC的网络接口设计

与总线架构相比,片上网络具有支持并行通信、良好的可扩展性、规则的结构、可重用性等优点。网络接口是片上网络中处理器核与路由节点之间的接口,网络接口的数据转化和传输效率影响整个片上网络的工作效率。研究的NoC系统采用3×3二维mesh的结构,DSP核采用AMBA总线结构,路由节点采用包交换方式,为了实现二者之间的数据转换与交换,设计了网络接口。为了提升传输效率,网络接口设计支持数据批传输,批传输不需DSP核参与,节省处理器资源。在完成网络接口的RTL设计后,进行了仿真验证,保证了网络接口的功能正确性。