基于混合踪迹的智能处理器模型和评估分析

近年来,紧耦合智能处理器在资源受限的边缘侧智能处理器应用中受到了广泛关注.但是针对主协处理器在流水线耦合关系做早期设计空间探索时,存在硬件资源关系共享性,数据通路结构复杂多样化以及片上主协计算特征异构性的特点,使得针对智能处理器的仿真评估建模面临着挑战.本文针对紧耦合智能处理器的结构特点,将硬件结构抽象成为软件仿真模型框架,通过对主协处理器基本硬件资源分析,分解指令控制的不同数据通路,设计智能处理器仿真模型.将主处理器与智能协处理器分别采用踪迹仿真和模型解析的方法,引入混合踪迹记录时间戳以统计部件访问信息,结合基于解析的性能评估算法,实现对智能处理器的性能评估.实验结果表明,基于混合踪迹的智能处理器模型和评估分析可以有效的解出智能计算的实际执行结果,并评估得到硬件的性能,包括延时,能耗和功耗等重要参数.

32位嵌入式RISC微处理器的设计

NRS4000微处理器是西北工业大学航空微电子中心设计的32位嵌入式RISC微处理器，在指令系统级与Intel的80960KA完全兼容，具有自主版权，规模约30万等效门．在微体系结构上采用了RISC核心结构，提出了一种基于核心RISC微操作的设计方案，具有简单、通用、灵活的特征，而且为处理器开发更细粒度的并行性提供可能．结合多执行部件、流水执行和乱序执行等先进技术，使得NRS4000既实现了与80960KA的指令系统兼容，又在微体系结构上具有很好的可扩展性．着重讨论了它的RISC核心结构的设计思想和设计实现．NRS4000微处理器的设计采用MentorGraphics工具，用VHDL语言描述、模拟和综合．

NRS4000微处理器的可测试性设计

现代先进微处理器有非常高的集成度和复杂度，又有寄存器堆、 Ｃａｃｈｅ等嵌入式部件，而且芯片管脚数相对较少，必须要有一定的自测试设计和其它的可测试性设计来简化测试代码，提高故障覆盖率。本文简要讨论了 Ｎ Ｒ Ｓ４０００ 微处理器芯片的以边界扫描测试为主体，以自测试为补充的可测试性设计框架。着重介绍了芯片的边界扫描设计和芯片中译码控制器 Ｐ Ｌ Ａ 和微程序 Ｒ Ｏ Ｍ 以及采用内嵌 Ｒ Ａ Ｍ 结构的指令 Ｃａｃｈｅ 和寄存器堆的内建自测试设计。结果表明，这些可测试性设计大大缩短了测试代码的长度。

基于微指令覆盖的最小指令集测试算法

着重讨论了如何利用微处理器中的自测试设计来缩短功能测试序列的长度 .首先 ,依据指令的表示模型 ,将指令测试分成微指令序列和微指令执行两个测试层次 ,提出了一个基于微指令覆盖的最小指令集测试算法 ,只需检测指令集的一个子集就能达到指令测试的目的 .然后 ,通过定义指令的测试代价和测试效率 ,提出了一个可以有效地选择最小测试指令集的方法 .最后 ,将算法应用于 NRS40 0 0微处理器的功能测试 ,仅为传统的全指令集测试序列的 37.7% .

同时多线程结构的线程预构

同时多线程结构中,多个线程共享一个取指单元。要选择最合适的取指线程,需要在调度策略里综合考虑流水线反馈条件或者预测流水线行为,这是非常困难的。提出了线程预构的概念,把线程取指调度分解为线程预构调度和就绪线程取指调度,分别解决错误路径取指问题和指令队列阻塞问题。提出了线程缓冲的链表结构,实现了线程预构的概念,与国际公认的基准SMT结构相比,IPC平均提高9.39%。

Magic在Xwindow环境下的移植

本文在简单分析了X window系统之后,讨论了在DEC工作站的unlix加X window环境下所进行的magic的移植工作。整个工作已在DECstaion 5000/200工作站上完成。

32位微处理器的边界扫描设计

对边界扫描测试的支持是９０年代设计的微处理器的基本要求，ＮＲＳ４０００ 微处理器的边界扫描测试共支持８条指令，其中６条是公开指令，２条是私有指令．ＮＲＳ４０００边界扫描测试设计的特色主要体现在它提供了一个芯片测试、诊断调试的统一控制接口，支持内建自测试和内部部分路径扫描测试，形成了一个以边界扫描测试为主体，以自测试和部分扫描测试为支持的芯片测试机制．

三余度机载计算机设计与实现

针对高空长航时无人机机载计算机可靠性指标要求,运用余度技术提高其可靠性与容错能力的方法,探讨了一种同构三余度的机载计算机。给出了余度配置、余度管理、机载计算机架构等关键技术,优化及完善了同步算法、交叉传输链路、系统BIT。半实物仿真验证与无人机飞行试验结果表明,该方案设计合理,不仅较好地完成了机载计算机的余度管理任务,而且有效提高了故障检测率,保证了系统的可靠性与容错能力。

基于CUDA的高速FFT计算

针对快速傅里叶算法FFT在图形图像处理和科学计算领域的重要作用,提出了一种基于CUDA的高速FFT计算方法,在分析GPU硬件平台执行模式及FFT算法并行性特征的基础上,采用多线程并行的映射方法实现算法,并从存储层次优化算法。实验结果表明了该算法的高效性,且优化后的FFT加速比能达到CUFFT库加速比的2～6倍。

基于状态机的SDRAM控制器的设计与实现

现代计算机的基本框架仍是以冯·诺伊曼结构为基础,以中央控制单元和存储指令/数据的存储器之间的通信为支撑的。同步动态随机存储器(即SDRAM)与静态RAM相比具有容量大,成本低的优势;与传统异步DRAM相比其速度更快,所以得到了越来越广泛的应用。因此以简化主机对SDRAM访问为主要任务的SDRAM控制器的设计就变得更加重要。论文提出了一种基于状态机的SDRAM控制器的设计思路与实现,并通过了FPGA验证,完全达到系统的功能和速度要求。

多核多线程结构线程调度策略研究

片上多校多线程(CMT)结构兼具了片上多处理(CMP)和同时多线程(SMT)结构的优势,支持片上所有处于执行状态的线程每周期并行执行,导致核内与核间硬件资源共享和争用问题。该文在阐述CMT结构的资源共享特征并简要介绍SMT线程调度发展状况的基础上,主要围绕以减少资源争用为目标的线程调度策略和资源划分机制等热点,分析其研究现状,论述已有策略在处理这些问题上的优缺点,并探讨了可能的研究发展方向。

基于排队论的级联交换机网络传输延迟分析

针对车载信息系统中,级联交换机网络的数据包传输延迟时间计算缺乏形式化的建模和计算方法,为了分析跨交换机的数据传输对节点间数据传输延迟的影响,将级联交换机等效为排队系统,并在此基础上提出了一种级联M/M/1排队模型,该模型针对级联交换机网络,对传输负载和交换机服务率取不同比值时的数据包延迟时间进行分析,求出定性和定量解。仿真实验结果表明,当网络负载较重时数据包在第二个交换机中的延迟时间不会显著增加,其结果可以有效地支撑车载信息网络的开发。

Verilog Testbench设计技巧和策略

仿真Testbench的设计是Top-Down流程中非常关键的一个环节,但是很多设计者却感到困难较大。实际上,verilogHDL有着较强的行为建模能力,可以方便地写出更加高效、简洁的行为模型。论文结合一个ATM测试平台的Testbench设计,讨论了Testbench的结构和总线功能模型(BFM),并对使用BFM模型进行Testbench设计的策略和方法进行了探讨,希望能对广大设计者有所帮助。

无人机容错飞行控制系统研究与应用

文章针对某型无人机高可靠性要求,提出一种容错飞行控制系统构架,同时研究飞行控制系统的故障诊断和容错控制;首先对飞行控制系统三大组成部分传感器子系统、机载计算机、伺服子系统进行余度设计;然后对三部分进行故障诊断并根据故障诊断信息进行自适应容错控制;仿真验证与应用结果表明,该方案实现了部分自主维护和自适应故障隔离与重构功能,有效地提高了系统的故障检测率,保证了系统的可靠性与容错能力,同时也为系统调试及维护提供了极大的方便。

单片多处理器的研究

单片多处理器结构支持较高线程级的并行,能显著提高性能。介绍了单片多处理器的结构,对一些结构模型和实际的商用处理器进行举例,并对关键技术进行了研究分析。

手机用TFT彩色液晶显示驱动芯片的可配置接口电路设计

TFT彩色液晶显示驱动芯片的接口电路是手机主机与其显示驱动芯片之间数据通讯的桥梁。常用的接口类型主要有68、80和SPI三种,它们的动作时序与所用信号线各不相同。文章首先分析了这三种接口类型的读写时序,在此基础上提出了与这三种数据格式相兼容的可配置异步接口电路的设计方案,并给出相对应的验证结果及其在0.25μmCMOS工艺库下的综合结果。

32位RISC微处理器FPGA验证平台设计与实现

微处理器的验证工作是一项复杂而重要的工作。针对传统的FPGA验证在板级验证过程中存在不能快速定位错误和调试方法单一等问题,同时结合“龙腾R2”微处理器的验证需求,设计了“龙腾R2”微处理器的FPGA验证平台,在该验证平台上成功进行了指令和VxWorks操作系统的测试。实践表明该验证平台大大缩短了验证周期,整个验证平台原理清晰,结构简单,扩展灵活、方便。

高空长航时无人机飞控机容错技术研究

高空长航时无人机对飞行控制计算机提出了高可靠性要求,使用余度容错飞控计算机是提高安全可靠性的重要途径之一。从系统的可靠性指标出发,兼顾系统体积、重量、成本和余度管理方式,提出了一套结合通道自监控和比较监控双因子的飞控计算机方案,该方案规避了n模冗余结构表决器单点故障的缺陷,满足无人机高可靠、低成本、扩展性强等要求;针对高空长航时无人机多等级余度飞控系统,提出一种基于核心参数完整性的通道有效性方法,该方法中主备传感器可靠性模型由整机余度模型优化为分级余度模型。最大限度的提高系统的资源利用率,有效提高飞控计算机的容错能力,同时也提高了传感器子系统的可靠性。运用故障注入技术对飞控系统进行测试,试验结果表明该方法能够有效提高系统故障覆盖率和故障隔离率。

32位RISC中存储管理单元的设计

多任务处理要求在处理器中集成片上的存储管理单元 ( MMU) ,支持虚拟存储管理 ,通过硬件 MMU把虚地址转换成物理地址。提出了 32位超标量 RISC微处理器的 MMU体系结构 ,论述了逻辑地址到物理地址转换的 3种机制以及相应的存储保护和异常处理 ;着重讨论 TLB( Translation Lookaside Buffer)的设计原则 ,并对其 3种设计结构进行分析比较 ,优化了 TLB的组织结构 ;给出了 MMU的组成、数据通路、控制通路 ,解决了速度瓶颈 ,满足了芯片的设计要求。整个芯片用 TSMC 0 .2 5μm工艺实现 ,芯片面积为 5 mm× 5 mm,主频为 66MHz。

具有突触特性忆阻模型的改进与模型经验学习特性机理

许多忆阻器都具有与生物神经突触功能相似的特性,这些特性包括记忆与遗忘特性、经验学习特性等.文献[17]根据记忆与遗忘特性建立了这类忆阻器的模型,文献[19,20]在对该模型的仿真研究中发现该模型也具有描述经验学习特性的能力.在关于这一模型已有研究的基础上,本文对该模型状态方程的特性与机理给出进一步的分析.分析中发现原模型的窗口函数的设计和使用存在问题,并且原模型建模时对于实验现象的解读不够准确.针对这些问题对原模型的状态方程进行了改进,完善了模型功能.对于该模型能够描述经验学习特性的机理,分别利用对于模型的状态方程的分析以及周期脉冲信号作用下的状态方程解析分析,对该机理给出定性和定量的讨论.利用机理分析所得的相关结论,设计了基于经验学习实验的模型状态方程中的参数和函数的估计方法,方便了该模型在这一类忆阻器的实验研究中的应用.