基于Verilog HDL的数字集成电路高层设计环境

基于ＶｅｒｉｌｏｇＨＤＬ硬件描述语言以及ＶｅｒｉｌｏｇＸＬ模拟器，建立了从行为描述到寄存器传输级设计生成的数字集成电路高层设计环境，重点介绍了功能单元库的建立、目标硬件结构构成、排序与硬件配置．最后给出了一个设计实例．

行为驱动的VLSI设计方法

本文提出在ＶｅｒｉｌｏｇＨＤＬ硬件描述语言和Ｖｅｒｉｌｏｇ－ＸＬ模拟器环境下，实现行为驱动的ＶＬＳＩ硬件结构设计方法，从而生成寄存器传输级的数据通道和控制通道．给出了智能机械手实时控制专用处理器结构设计实例．

线性预测编码的实时语音通信系统

线性预测编码的实时语音通信系统时龙兴陆生礼李素珍（东南大学国家ＡＳＩＣ工程中心，南京２１００１８）随着无线通信的快速发展，频谱资源更显宝贵．为了更有效地利用有限的频谱资源，迫切需要实时的低速率语音编解码系统．综合目前的语音编码技术现状，选用语音的参数...

BP机写码器的设计与实现

ＢＰ机在投入使用前，要向机内的ＥＥＰＲＯＭ写入规定格式的地址码及其它一些参数信息。本文介绍的ＢＰ机写码器，利用微机的打印机适配器把ＥＥＰＲＯＭ和微机相连，采用ＦＯＸＰＲＯ和Ｃ语言混和编程的方法，具有线路简单，操作方便的优点，有很大的推广价值。

模拟电路自顶向下设计环境

基于行为模型描述的模拟电路自顶向下设计方法适应了当今电子系统的设计要求．文中介绍的设计环境采用分层次、参数化、开放式的模型库描述，实现了模拟电路的自顶向下设计．分析验证在频域内进行，并考虑了与数字系统信号描述、验证环境及数据交换之间的兼容．设计实例说明了设计环境的有效性．

线性预测编码的实时语音通信系统

线性预测编码的实时语音通信系统时龙兴陆生礼李素珍（东南大学国家ＡＳＩＣ工程中心，南京２１００１８）随着无线通信的快速发展，频谱资源更显宝贵．为了更有效地利用有限的频谱资源，迫切需要实时的低速率语音编解码系统．综合目前的语音编码技术现状，选用语音的参数...

基于符号分析和统计分析的宏模型自动建立方法

符号分析和统计分析是自动建立宏模型的常用方法．本文综合了这两种方法，提出一种新的宏模型自动建立方法，克服了分别利用以上两种方法建立宏模型的缺陷，使建立的宏模型具有更高的精度本文结出了应用新方法建立宏模型的实例，并与SPICE模拟结果进行了比较，以说明新方法的有效性．

模拟集成电路宏模型计算机辅助自动建立

本文提出一种新的模拟集成电路宏模型计算机辅助自动建立方法,通用性强、宏模型精度高。文中详细描述了建立过程,给出相应的软件流程,并对建立过程中的一些关键算法进行了探讨和创新。最后给出利用新方法建立二级运放宏模型的实例。

开关功率变换器中的间歇现象——理论分析

鉴于间歇分谐波与间歇混沌的产生可以从电路耦合滤波的角度进行合理的解释 ,则可以此为基础 ,用参数域上的分叉来映射时间域上的分叉 ,从而使得可以用一般的特征值分析方法 (针对参数分叉 )来实现变换器中间歇现象的分析 (针对时间分叉 ) ,特征值、分叉图及最大Lyapunov指数均表明得到的研究结果与仿真及实验是完全一致的 。

模拟退火算法在低功耗BIST中的应用

提出了应用模拟退火算法在一定长度的测试矢量集中寻找有效测试矢量的近似最优分组 ,在尽量减少面积开销的同时减少有效测试矢量的个数 ,并且通过置入种子的方法使LFSR产生近似最优分组的矢量 ,因此在保障故障覆盖率的前提下达到了降低测试功耗的目的 .实验表明 ,采用此方法可降低测试功耗 70 %以上 ,而故障覆盖率维持不变 .此外 ,由于减少了测试矢量 ,测试时间也大为缩短 ,在实时系统中 。

PDP选址驱动芯片HV-CMOS器件的研究

文章提出了一种适合 PDP选址驱动芯片的 HV- NDMOS(High Voltage N- channel Lat-eral Double- diffused MOSFET)工艺结构 ,并通过二维 MEDICI[1] 软件对该结构进行模拟 ,论证了其独特的优越性——防穿通。同时提出了 HV- PMOS(High Voltage P- channel MOSFET)的厚栅氧刻蚀方法——多晶硅栅自对准刻蚀。

开关功率变换器中的间歇现象——仿真与实验

文章从电路耦合滤波的角度考虑 ,分析了一类间歇分谐波与间歇混沌现象产生的原理 ,确定耦合电路传导和辐射干扰是产生该现象的根源 ,并构造了一个开关变换器模型作为研究对象 ,仿真与实验均得到了相似的非线性现象 ,同时对不同的电路参数集 ,讨论并分析了其对间歇现象产生所起的不同影响 ,为变换器的稳定设计提供信息 .该研究方法也可推广到其他非线性电路系统的类似研究中 .

Garfield系列SoC芯片可测性设计与测试

随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求。文章介绍了基于130nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现。实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求。

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环（ADPLL），其数控振荡器（DCO）采用9级环形振荡器，每级延迟单元的延迟时间均是可调的，各级倒相器的尺寸经过精确设计。该电路基于SMIC0．13μm CMOS工艺，采用1．2V电源供电，整个芯片的面积为0．13485mm^2。示波器测试结果表明，锁相环的捕获频率范围为100-500MHz，输出频率为202．75MHz时，峰一峰值抖动为133ps，RMS抖动为46ps。

一种PWM/PFM自动切换的DC-DC芯片

提出一种可根据负载变化在脉冲宽度调制(pulse width modulation,PWM)和脉冲频率调制(pulse frequency modulation,PFM)两种工作模式间自动切换的降压DC-DC芯片的设计法,推导出临界切换状态下的负载电流值表达式,在此基础上设计了一种PWM/PFM自动切换的DC-DC芯片.该系统在较大的负载变化范围内均具有较高效率.

用阱作高阻漂移区的LDMOS导通电阻的解析模型

分析了一个用阱作为耐高压漂移区的LDMOS的导通电阻,提出了带有场极板的高阻漂移区导通电阻的计算公式,改进了双扩散沟道导通电阻的计算公式.针对一个LDMOS的例子做了计算,并将其与相同参数情况下用MEDICI软件模拟的结果作了对比.结果表明两者相差仅5%,这说明所得公式可用于该类型LDMOS的分析和设计.

面向片上系统的高性能SDRAM控制器设计

在分析了SDRAM存取原理之后,提出并设计了一种面向片上系统的高性能SDRAM控制器。该控制器采用数据写缓存方式降低了数据在存取内存时的等待时间;并引入了两组双通道预取指令缓冲器,每组双通道都用以减少取指令时的等待时间,采用两组的结构是为了增加指令预取的命中率;同时还使用了四路组关联的片上堆栈存储器来降低SDRAM的页失效频率,从而降低了因页失效而需要等待的时钟周期。实验证明,与传统的控制器相比,SDRAM的存取等待时间降低了63%,页失效频率降低了64%,总的指令执行平均时间为原来的40.5%。

极低电源电压和极低功耗的亚阈值SRAM存储单元设计

提出一款可以工作在极低电源电压条件下,功耗极低的亚阈值SRAM存储单元.为使本设计在极低电源电压(200 mV)条件下依然能够保持足够的鲁棒性,采用差分读出方式和可配置的操作模式.为极大限度地降低电路功耗,采用自适应泄漏电流切断机制,该机制在不提高动态功耗与不增加性能损失的前提下,可同时降低动态操作(读/写操作)和静态操作时的泄漏电流.基于IBM 130 nm工艺,实现了一款256×32 bit大小的存储阵列.测试结果表明,该存储阵列可以在200 mV电源电压条件下正常工作,功耗(包括动态功耗和静态功耗)仅0.13μW,为常规六管存储单元功耗的1.16%.

PDP选址驱动芯片的HV-COMS器件设计

设计出一种能与 0 .6μm的标准低压 CMOS工艺完全兼容的 HV-CMOS (High Voltage CMOS)结构 ,并提出了具体的工艺实现方法——单阱非外延工艺 ,该工艺能降低生产难度和成本。同时采用 TSUPREM-4对该结构进行工艺模拟 ,并用 MEDICI对该结构的电流 -电压和击穿等特性进行模拟。该结构的 HV-CMOS应用于 PDP(Plasma Display Panel)选址驱动芯片 ,能在 80 V、40 m

On-Resistance Degradations Under Different Stress Conditions in High Voltage pLEDMOS Transistors and an Improved Method

The on-resistance degradations of the p-type lateral extended drain MOS transistor （pLEDMOS） with thick gate oxide under different hot carrier stress conditions are different, which has been experimentally investigated. This difference results from the interface trap generation and the hot electron injection, and trapping into the thick gate oxide and field oxide of the pLEDMOS transistor. An improved method to reduce the on-resistance degradations is also presented, which uses the field oxide as the gate oxide instead of the thick gate oxide. The effects are analyzed with a MEDICI simulator.