一款高效率宽输入电压边界导通模式反激变换器

本文提出了一款高效率、宽输入电压的边界导通模式反激变换器结构。为了防止负载切换过程中芯片过压和欠压,提出了一种由电流调节电路(CRC)与自适应频率控制电路(AFCC)组成的新型模式切换环路,实现了芯片在不同模式之间的平滑切换,提高了负载的瞬态响应和转换效率;通过在环路中引入电流调节控制技术,减小了低纹波突发模式(LRBM)下的原边充电电流和输出最小负载电流,从而减小轻负载下的开关频率,降低功耗。基于0.18μmBCD工艺,实现了电路设计和版图设计,芯片面积为1.48×2.5mm^(2)。仿真结果表明,变换器在输入电压为3~32V、输出电压为5V时,轻、重负载切换过程中的输出电压瞬态响应最大变化为6%,峰值转换效率为88.6%。

芯粒互连数据接口中用于噪声消除的弦和信令技术

芯粒(Chiplet)技术可以提升集成芯片良率、降低研发成本并提升效率,因此成为目前的研究热点。不同芯粒之间需要高速数据接口进行互连通信。为提升总带宽密度,芯粒互连多采用单端信号传输数据,因此会受共模噪声、同步开关噪声以及串扰噪声的影响。弦和信令通过对传输数据编解码将单端信号转换为伪差分信号,可以抑制噪声,提高信号传输质量。同时,弦和信令作为一种调制方式,与工艺、架构等无关,工艺移植性良好,因此得到广泛应用。本文对常见的弦和信令进行了回顾,并分析总结了其性能参数,最后对弦和信令的发展进行了展望。

一款400μm^(2)用于极短距离接收机具有中频补偿的56 Gb/s PAM4反相器型连续时间线性均衡器

高速极短距离有线数据接口是芯粒间互连的重要技术方案。传统的基于电流模逻辑的连续时间线性均衡器由于高电源电压和无源器件的使用已经无法满足芯粒间数据接口高密度、小型化、低功耗的需求。针对该问题,本文提出了一种带中频补偿的反相器型连续时间线性均衡器,可在极短距离应用中传输28 Gb/s非归零信号以及56 Gb/s四电平脉冲幅度调制信号。本设计采用28 nm CMOS工艺实现,核心面积仅为400μm^(2)。经过-9.4 dB@14 GHz的极短距离信道后,基于版图的仿真结果表明,所提出的连续时间线性均衡器使28 Gbaud的非归零信号与四电平脉冲幅度调制信号眼宽分别提升0.14 UI与0.41 UI,眼高提升328 mV与119 mV,56 Gb/s四电平脉冲幅度调制信号工况下功耗为6.12 mW。

基于横向耦合和正交耦合的基片集成波导超宽阻带滤波功分器

基片集成波导滤波功分器在通信系统中的应用逐渐广泛。与传统波导谐振器相同,基片集成波导谐振器含有多个传输模式,导致基片集成波导滤波器的宽阻带特性很难实现。本文设计了一种由电激励实现的超宽阻带基片集成波导滤波功分器。具体地,提出了一种基于电磁交替耦合拓扑的四阶基片集成波导滤波功分器,具有电输入和电输出端口。横向耦合通过谐振腔侧边开窗实现磁耦合,纵向耦合通过在相邻两腔之间的耦合窗口中蚀刻S槽线实现电耦合。通过正交传输路径可以抑制多个高阶模式,仿真和测量结果表明,阻带带宽分别大于9f 0和3.1f 0范围,该中心频率为35.5 GHz的滤波功分器的带外抑制效果优于-20 dB。上述方法经实物验证,试验结果与仿真结果吻合。

一款0.16 mm^(2)基于180 nm CMOS采用全局去偏斜的半速率8×2.5 Gb/s时钟转发架构接收机

在时钟转发架构的高速有线通信接收机中,需要去偏斜电路实现时钟与数据之间的最佳采样关系,并保证多路数据的同步。本文提出了一种全局去偏斜方案,仅采用一路数据与时钟进行对齐,并通过时钟延时匹配与分布技术实现多路数据同步,减小了各通道独立去偏斜方案带来的功耗与面积开销。所提出的接收机由8路数据通道、1路半速率转发时钟通道与基于延迟锁定环路的全局去偏斜电路构成。基于180 nm CMOS工艺,在2.5 Gb/s数据率下,可去除输入时钟与数据任意偏斜,得到位于数据中心的采样相位,同时具有时钟占空比校准能力。在1.8 V电源电压下,所提出的接收机总功耗为187 mW,总面积为0.16 mm^(2),对比各通道独立去偏斜方案,功耗和面积开销分别节约了45.2%与62.8%。

基于数字放大器的电容数字转换器

为了实现较高的电容检测范围,传统的采用SAR ADC的开关电容(Switched capacitor,SC)的电容数字转换器(Capacitance to digital converter,CDC)使用高压供电提高输出摆幅,而其为了保证噪声性能又采用大电流驱动,所以显著增加了系统功耗。为了解决以上问题,提出了一种基于数字放大器的电容数字转换器,将CDAC阵列作为模拟输出承担高压。仅对CDAC阵列与传感电容采用高压(5 V)驱动,而其余部分仍采用低压(1 V)供电,使得CDC在达到高动态范围与高灵敏度的同时保持低功耗、低噪声。此外,针对噪声的优化,本文一方面通过在数字放大器内加入积分环路实现SAR ADC的一阶噪声整形,降低了系统的量化噪声,提高了CDC的有效位数;另一方面通过引入有源噪声抵消(Active noise cancellation technology,ANC)技术,降低了系统的混叠噪声,提高了系统的信噪比。

硅基三维集成射频无源器件及电路研究进展

射频电賂在移动通信终端和雷达前端等电子系统中占据了较大比例的面积和体积,且现有射频集成方式无法实现无源电路的微型化、多功能化、一体化系统集成,成为系统小型化集成、性能提升的瓶颈,更制约了各种电子设备和通信系统的发展.基于硅通孔的三维集成技术可以实现硅基电路的多层堆叠,在实现高密度、高性能、微型化的射频系统方面具有巨大发展潜力和广阔应用前景.本文介绍了基于硅基三维集成技术实现的射频无源器件及电路的研究进展,主要包括无源电容、电感、天线、滤波器、功分器、耦合器、巴伦.最后,对各类射频无源器件及功能电路模块的发展现状和趋势进行了总结和展望.

高精度SAR ADC电容阵列设计及校准算法

在高精度逐次逼近寄存器模数转换器(SAR ADC)中,电容阵列是SAR ADC的核心之一。电容阵列中的电容失配问题是导致转换精度降低的一个重要原因。为了尽可能改善这一问题,设计了一种6+6+6分段电容阵列,并且基于这种阵列设计了权重迭代算法的前台数字校准。该方法不需要额外的电容阵列,利用自身的电容阵列与比较器量化出电容失配,计算出每一位输出码的权重校准系数,用来对正常量化出的输出码进行编码,实现校准功能。仿真结果表明,引入电容失配的18 bit SAR ADC经过该算法校准后,信噪比(SNR)从77.6 dB提升到107.6 dB,无杂散动态范围(SFDR)从89.8 dB提升到125.6 dB,有效位数(ENOB)从12.54 bit提升到17.54 bit。在SMIC 0.18μm工艺下,该校准算法对高精度SAR ADC的动态性能具有较大提升。

一种高性能CMOS带隙电压基准源设计

采用一级温度补偿和电阻二次分压技术设计了一种高性能 CMOS带隙电压基准源电路 ,其输出电压为 0 .2 0～ 1.2 5 V,温度系数为 2 .5× 10 - 5/ K.该带隙电压基准源电路中的深度负反馈运算放大器为低失调、高增益的折叠型共源共栅运算放大器 .采用 Hspice进行了运算放大器和带隙电压基准源的电路仿真 ,用 TSMC0 .35 μm CMOS工艺实现的带隙基准源的版图面积为 6 4 5 μm× 196 μm.

一种应用于通信设备的5V14位高速数/模转换器

在研究高速数/模转换器静态和动态性能的基础上,设计了一种5V,14位高速分段式电流舵数/模转换器.设计的5 4 5温度计编码电路和新型对称开关序列,使数/模转换器的积分线性误差和微分线性误差最小.提出的新型开关电流驱动电路提高了数/模转换器的动态性能.基于TSMC0 35μm混合信号CMOS工艺,采用Hspice仿真工具,对14位数/模转换器进行了时域和频域仿真,在50Ω负载条件下满量程电流可达20mA;当采样速率为125MHz时,5V电源的满量程条件下功耗为270mW;输出频率为100MHz条件下的无杂波动态范围为72dBc.14位数/模转换器的积分线性误差为±1.5最低有效位,微分线性误差为±0 75最低有效位.

一种基于0.35μm CMOS工艺的14位100MSPS DAC设计

基于 TSMC 0 .3 5μm CMOS工艺设计了一种工作电压为 3 V/ 5 V的 1 4位 1 0 0 MSPS DAC。 1 4位DAC在 5 0 Ω负载条件下满量程电流可达 2 0 m A,当采样速率为 1 0 0 MHz时 ,5 V电源的满量程条件下功耗为1 90 m W,而 3 V时的相应功耗为 45 m W该 DAC的积分非线性误差 ( IN L )为± 1 .5 LSB,微分非线性误差( DN L)为± 0 .75 LSB。在 1 2 5 MSPS,输出频率为 1 0 MHz条件下的无杂波动态范围 ( SFDR)为 72 d Bc。

基于高速电流舵数/模转换器动态性能的电流开关驱动器

基于电流开关驱动器对高速电流舵D/A转换器动态性能的影响因素分析,提出了结合驱动信号交叉点理论、同步锁存技术和低驱动信号摆幅的电流开关驱动器设计技术,并设计了新型的电流开关驱动器电路.基于TSMC0 35μmCMOS工艺采用Hspice仿真工具,对电流开关驱动器进行仿真分析和应用验证.基于电流开关驱动器所实现的4位D/A转换器具有很低的输出伪信号,所实现的8位D/A转换器具有很高的无杂波动态范围,表明这种电流开关驱动器能保证高速D/A转换器的良好动态性能.

基于Verilog-A的模拟电路行为模型及仿真

分析了模拟硬件描述语言Verilog-A的特点及模型结构,根据仿真速度和仿真精度的折衷考虑,设计实现了模拟开关、带隙基准电压源及运放的Verilog-A行为模型。根据数模转换器(DAC)的特性,基于Verilog-A设计了DAC参数测试模型,也建立8位DAC的行为模型。所有行为模型都在CadenceSpectre仿真器中实现了仿真验证。

CMOS PWM D类音频功率放大器的过流保护电路

基于Class-D音频功率放大器的应用,采用失调比较器及单边迟滞技术,提出了一种过流保护电路,其核心为两个CMOS失调比较器。整个电路基于CSMC0.5μmCMOS工艺的BSIM3V3Spice典型模型,采用Hspice对比较器的特性进行了仿真。失调比较器的直流开环增益约为95dB,失调电压分别为0.25V和0.286V。仿真和测试结果显示,当音频放大器输出短路或输出短接电源时,过流保护电路都能正常启动,保证音频放大器不会受到损坏,能完全满足D类音频放大器的设计要求。过流保护电路有效面积为291μm×59.5μm。

一种新型低压高精度CMOS电流源

采用低压与温度成正比基准源和衬底驱动低压运算放大器电路,设计了一种新型的低压高精度CMOS电流源电路,并采用TSMC0 25μmCMOSSpice模型进行了电源特性、温度特性及工艺偏差的仿真.在室温下,当电源电压处于1 0～1 8V时,低压电流源输出电流Iout约为12 437～12.497μA;当温度在0～47℃范围内,输出电流为12 447μA;各种工艺偏差条件下的最大绝对偏差为0 54μA,与典型工艺模型下的相对偏差为4 34%.

高速ADC(模拟数字转换器)结构设计技术

系统分析了当前主流的FLASHADC、折叠式ADC、流水线ADC等各种高速ADC的结构,比较各种结构之间的优缺点,阐述了高速ADC结构的发展趋势。

片上网络体系结构的研究与进展

片上网络(NoC)是基于多处理器技术的一种新型的计算集成形式,涉及硬件通信结构、中间件、操作系统通信服务、设计方法及工具等。NoC体系结构的设计重点是实现低功耗和高效通信/计算能力。该文介绍了4种新的NoC体系结构,并在同等约束下进行了功耗比较,2D网格结构的功耗最大、性能最差,聚合环面网络结构则最优。

一种1.8V 10位120MS/s CMOS电流舵D/A转换器IP核

采用低摆幅低交叉点的高速CMOS电流开关驱动器结构和中心对称Q2随机游动对策拓扑方式的pMOS电流源阵列版图布局方式,基于TSMC0.18μm CMOS工艺实现了一种1.8V10位120MS/s分段温度计译码电流舵CMOS电流舵D/A转换器IP核.当电源电压为1.8V时,D/A转换器的微分非线性误差和积分非线性误差分别为0.25LSB和0.45LSB,当采样频率为120MHz,输出频率为24.225MHz时的SFDR为64.9dB.10位D/A转换器的有效版图面积为0.43mm×0.52mm,符合SOC的嵌入式设计要求.

一种混合信号集成电路衬底耦合噪声分析方法

讨论分析了混合信号集成电路衬底噪声耦合的机理,及对模拟电路性能的影响。提出了一种混合信号集成电路衬底耦合噪声分析方法,基于TSMC 0.35μm 2P4M CMOS工艺,以14位高速电流舵D/A转换器为例,给出了混合信号集成电路衬底耦合噪声分析方法的仿真结果,并与实际测试结果进行比较,证实了分析方法的可信性。

新型CMOS采样/保持电路的设计研究

讨论了目前各种先进的采样/保持电路结构,基于底极板(BottomPlate)采样技术和引导开关技术,设计了一种新型的全差分开关电容双采样保持放大器,有效地消除了电荷注入和时钟馈通效应,并保证了较高的单位增益频率、采样速率和信号建立时间。电路设计基于TSMC0.35μmCMOS工艺Bsim3模型,并采用Hspice工具对设计进行了仿真验证。