FPGA器件设计技术发展综述

现场可编程门阵列(Field Programmable Gate Array,FPGA)作为一种可编程逻辑器件,在短短二十多年里从电子设计的外围器件逐渐演变为数字系统的核心,在计算机硬件、通信、航空航天和汽车电子等诸多领域有着广泛的应用。伴随着半导体工艺技术的进步,FPGA器件的设计技术取得了飞跃性突破。该文在回顾FPGA发展历史的同时,对目前主流FPGA器件的前沿技术进行总结,并对新一代FPGA的发展前景进行展望。

腐蚀电化学方法评价硬质涂层孔隙率

综述了以电化学阻抗理论为基础的一维孔传输线模型、有限扩散模型和以阳极极化理论为基础的多孔涂层电极模型计算金属表面硬质涂层孔隙率的原理及其测量方法.一维孔传输线模型依据涂层体系与涂层、基体间极化电阻的关系计算孔隙率;有限扩散模型则利用孔隙率与扩散系数和频率间的函数关系测定;多孔涂层电极模型利用涂层体系和金属基体间极化电流密度,极化电阻,自腐蚀电位和库仑电量等参数分别确定孔隙率.比较测定的硬质涂层孔隙率,不同工艺条件下孔隙率的测量范围为0.001%～50%;测量精度在80%以上.

一种适用于微传感器读出电路的低噪声、低失调斩波放大器

提出一种适合微传感器读出电路的高精度折叠共源共栅放大器.基于斩波技术和动态元件匹配技术,降低了折叠共源共栅放大器的噪声和失调,采用低阻节点斩波的方法和低压共源共栅电流镜扩大了放大器可处理的输入信号带宽和输出电压摆幅.芯片在0·35μm2P4M CMOS工艺下设计并流片,测试表明在3·3V的典型电源电压和100kHz的斩波频率下,斩波放大器具有小于93·7μV的输入等效失调电压典型值,19·6nV/Hz的输入等效噪声,开环增益达83·9dB,单位增益带宽为10MHz.

基于关键路径的三模冗余表决器插入算法

在FPGA的三模冗余设计中,寄存器的反馈环路会导致错误持续出现,严重影响三模冗余的容错性能,因此需要在寄存器的反馈环路上插入表决器。该文首次提出了一种针对映射后网表进行三模冗余设计的方法,同时提出了基于关键路径的表决器插入算法,该算法在表决器的插入时避开关键路径,缓解了三模冗余设计中插入表决器时增加延时的影响。与国外同类算法相比,该文算法在不降低电路可靠性的前提下,以不到1%的面积开销,使得关键路径延时减少3%~10%,同时算法运算速度平均提高35.4%。

一种用于电容型体硅微陀螺的低噪声读出电路芯片

读出电路位于微传感器系统信号通路的最前端,是决定系统性能的关键因素。本文针对音叉式体硅微陀螺的具体应用,提出了一种低噪声电容读出电路,芯片采用斩波技术降低了电路的低频1/f噪声、失调电压以及参考电压失配的影响,提高了读出电路的分辨率和动态范围;提出一种噪声电荷转移的分析方法,用于分析和预测读出电路的噪声性能;建立一种简化的微陀螺传感器仿真模型,用于模拟读出电路对微传感器的响应。读出电路在0.35μm 2P4 M标准CMOS工艺下设计流片,并与微传感器进行了联合应用,芯片面积为2×2.5mm2,在5V电源电压,100kHz的时钟频率下,实现了4aF/Hz的电容分辨率和94dB的动态范围。

基于PathFinder和拆线-重布的FPGA时序布线算法

为了解决当前FPGA布线算法的绕线问题,进一步减少关键路径的延时,提出一种混合PathFinder和拆线-重布的FPGA时序布线算法.在PathFinder时序算法整体布线布通之后,拆掉一些影响关键路径延时的线网路径,再对这些拆掉的线网采用PathFinder算法进行增量布线;在重布的过程中,通过为关键连接和其他连接采用差别化的关键度来专门优化关键连接的路径,从而减少整个关键路径的延时.实验结果表明,与VPR时序驱动布线算法相比,该算法能平均减少12.97%的关键路径延时,而运行时间仅增加了4.87%.

一种适用于MEMS陀螺仪的高性能电容读出电路

针对音叉式体硅MEMS陀螺仪传感器,提出了一种新颖的电容读出电路结构,该结构对共模电压漂移不敏感,能消除电容不匹配引入的误差。相关双采样(CDS)技术有效降低了电路的低频噪声和电压失调的影响。采用了一种简化的微陀螺传感器仿真模型,用于读出电路与微传感器的联合仿真。读出电路在0.35μm2P4M标准CMOS工艺下设计流片,芯片面积为2.5mm×2.5mm,5V电源电压,电路工作在500kHz的时钟频率下,实现了1.5aF/Hz1/2的电容分辨率和大于100dB的动态范围。

三维集成电路中硅通孔缺陷建模及自测试/修复方法研究

硅通孔(Through Silicon Via,TSV)是3维集成电路(3D IC)进行垂直互连的关键技术,而绝缘层短路缺陷和凸点开路缺陷是TSV两种常见的失效形式。该文针对以上两种典型缺陷建立了TSV缺陷模型,研究了侧壁电阻及凸点电阻与TSV尺寸之间的关系,并提出了一种基于TSV缺陷电阻端电压的检测方法。同时,设计了一种可同时检测以上两种缺陷的自测试电路验证所提方法,该自测试电路还可以级联起来完成片内修复功能。通过分析面积开销可得,自测试/修复电路在3D IC中所占比例随CMOS/TSV工艺尺寸减小而减小,随TSV阵列规模增大而减小。

一种改进的适用于Sigma-Delta ADC的数字抽取滤波器

数字滤波器在sigma-delta ADC芯片中占据了大部分芯片面积,该文提出了一种数字滤波器结构,这种结构滤波器采用一个控制单元和一个加法器取代了Hogenauer结构滤波器中差分器的多个加法器,从而减小数字电路的面积。一个采用这种结构的4阶的数字滤波器在CYCLONEⅡFPGA芯片中被实现,耗费的硬件资源比Hogenauer结构的滤波器减少近29%。

基于单片机的电感测量系统

提出一种以8031单片机为核心的电感测量系统,充分利用了单片机8031的硬件资源,简洁而高效运行的软件设计思想,实现电感参数的自动测量和显示。克服了传统的外加交流测量法电源波动易引起偏差和文氏电桥测量法参数调节复杂等问题。系统结构紧凑、操作方便,且测量精度高、响应快、测量范围宽。

基于自路由互连网络的粗粒度可重构阵列结构

互连网络在粗粒度可重构结构(Coarse-Grained Reconfigurable Array,CGRA)中非常重要,对CGRA的性能、面积和功耗均有较大影响。为了减小互连网络导致的面积开销和功耗并提升CGRA的性能,该文提出一种具有自路由和无阻塞特性的互连网络,构建了一种层次型的网络拓扑结构。通过这种互连网络,任意一对处理单元之间均可以建立连接和交换数据,而且这种连接是自路由和无阻塞的。实验结果显示,与已有结构相比,该结构以至多增加14.1%的面积开销为代价,获得最高可达46.2%的整体性能提升。

可编程逻辑阵列减少毛刺的低功耗布线算法

随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降低电路的动态功耗.该算法从软件方面来减少毛刺,不需要增加任何硬件电路开销.在运算时间相同的情况下,将文中算法与VPR布线算法进行比较.实验结果表明,该算法平均能消除23.4%的毛刺,降低5.4%的功耗,而关键路径延时平均仅增加1%.

单粒子翻转加固锁存器分析与辐照试验验证

对目前基于软错误屏蔽、施密特触发及双互锁单元结构的几种单粒子翻转加固锁存器进行分析,并从面积、延时、功耗和抗单粒子翻转能力等方面进行综合比较。着重剖析了DICE结构的多节点翻转特性,研究了敏感节点隔离对抗单粒子翻转能力的影响,设计了测试芯片,并进行了辐照试验验证。辐照试验结果表明,相比于其他加固锁存器结构,DICE结构的单粒子翻转阈值最高,翻转截面最低,功耗延时积最小。当敏感节点隔离间距由0.21μm增大到2μm时,DICE结构的单粒子翻转阈值增大157%,翻转截面减小40%,面积增大1倍。在DICE结构中使用敏感节点隔离可有效提高抗单粒子翻转能力,但在具体的设计加固中,需要在抗辐照能力、面积、延时和功耗之间进行折中考虑。

采用电阻补偿的高PSRR基准电压源设计

与传统的带隙基准电路完全使用p-n结达到高次温度补偿不同，提出利用标准CMOS工艺下不同电阻的不同温度系数，实现温度的高次补偿，大大减小了电路的复杂性和功耗。同时，通过增加电源电压耦合电路，提高电源抑制比，并在输出级利用低压差电压DC转换电路，实现电压转换，提供可调的多种参考电压。该电路采用Chartered0．35μmCMOS工艺实现，采用3．3V电源电压，在-40～100℃范围内，达到低于6ppm／℃的温度系数，在1kHz和27℃下，电源抑制比达到82dB。

FPGA测试配置完备性的分析评价方法

测试配置开发是FPGA测试中的重要环节之一,为加快FPGA测试配置开发进程,提出一种基于配置词典的FPGA测试配置分析评价方法.首先建立FPGA基本可编程单元的配置词典,给出其完备测试需要的所有配置码;然后采用模板化的方法分析测试配置,计算测试配置对配置词典的覆盖率;最后根据计算的覆盖率评价测试配置的完备性.实验结果表明,文中方法能够正确地评价测试配置的完备程度,报告测试配置所有可测和不可测的FPGA资源;与故障仿真方法相比,该方法的时间复杂度从O(kpn2)减少到O(kn′),运行时间从数百小时缩短到几分钟,且运行时间独立于FPGA的阵列规模.

新型的ISFET微传感器读出电路单芯片集成研究

生化微传感集成系统是目前的研究焦点,本文以在线性区和饱和区两种模式下工作的pH-ISFET作为研究对象,提出ISFET微传感器与其信号读出电路的单芯片集成,并深入研究传感机理以及与标准CMOS兼容的敏感材料制备技术.整个芯片包含ISFET/REFET微传感差分对、双模式ISFET/REFET放大器、次级差分放大、参比电极Pt、恒流源等,采用新加坡Chartered半导体集成电路公司3.3V标准CMOS工艺流片.同时进行传感器芯片的pH响应实验测试,获得53mV/pH灵敏度.

基于SOC的有机膜REFETs研究

由于传统参比电极的大尺寸及液接盐桥的存在,限制了ISFET向着小型化、集成化方向发展．研制了一种采用0．35μm标准CMOS工艺制造的,集ISFET/REFET及其信号检测、处理电路于一体的生化SOC(system on chip)．REFET是该生化SOC采用差分测试方法省略参比电极的关键．介绍了几种有机物材料作为钝化膜的RE- FET．分析比较了各种制备REFET钝化膜的工艺特点及膜的功能特点．实验结果表明,以PTFE为钝化膜的REFET对pH的响应可达到0．39 mV/pH,这表明PTFE膜是一种较为理想的pH钝化材料．

基于粗粒度可重构阵列结构的多标准离散余弦变换设计

在视频信号的编解码流程中,离散余弦变换(DCT)是一个至关重要的环节,其决定了视频压缩的质量和效率。针对8×8尺寸的2维离散余弦变换,该文提出一种基于粗粒度可重构阵列结构(Coarse-Grained Reconfigurable Array,CGRA)的硬件电路结构。利用粗粒度可重构阵列的可重配置的特性,实现在单一平台支持多个视频压缩编码标准的8×8 2维离散余弦变换。实验结果显示,这种结构每个时钟周期可以并行处理8个像素,吞吐率最高可达1.157×109像素/s。与已有结构相比,设计效率和功耗效率最高可分别提升4.33倍和12.3倍,并能够以最高30帧/s的帧率解码尺寸为4096×2048,格式为4:2:0的视频序列。

一种基于与非锥簇架构FPGA输入交叉互连设计优化方法

该文针对与非锥(And-Inverter Cone,AIC)簇架构FPGA开发中面临的簇面积过大的瓶颈问题,对其输入交叉互连设计优化进行深入研究,在评估优化流程层次,首次创新性提出装箱网表统计法对AIC簇输入和反馈资源占用情况进行分析,为设计及优化输入交叉互连结构提供指导,以更高效获得优化参数。针对输入交叉互连模块,在结构参数设计层次,首次提出将引脚输入和输出反馈连通率分离独立设计,并通过大量的实验,获得最优连通率组合。在电路设计实现层次,有效利用AIC逻辑锥电路结构特点,首次提出双相输入交叉互连电路实现。相比于已有的AIC簇结构,通过该文提出的优化方法所得的AIC簇自身面积可减小21.21%,面积制约问题得到了明显改善。在实现MCNC和VTR应用电路集时,与Altera公司的FPGA芯片Stratix IV(LUT架构)相比,采用具有该文所设计的输入交叉互连结构的AIC架构FPGA,平均面积延时积分别减小了48.49%和26.29%;与传统AIC架构FPGA相比,平均面积延时积分别减小了28.48%和28.37%,显著提升了FPGA的整体性能。

FPGA连线连接盒中基于信息熵优化的结构设计

连线连接盒（CB）的结构设计是FPGA结构设计中的重要部分，从工程应用的角度提出一种适用于任意可编程开关比例的CB设计方法．首先提出一种新颖的按列移行方法，用于给出特定约束下可编程开关的初始布局；再以可编程开关在CLB输入引脚上分布的最大信息熵为优化目标，利用模拟退火算法得到优化的CB结构．实验结果表明，与其他方法相比，该方法提高了约8％的布通率，并降低了2％～6％的面积延时积．