参数可选的高速椭圆曲线密码专用芯片的VLSI实现

研究了椭圆曲线密码体制的VLSI实现问题。从点乘运算层与群运算层调度到有限域上的高速运算方法等方面给出了一些提高椭圆曲线上点乘运算的新方案;提出了一种域与曲线参数可选择的高速椭圆曲线密码专用芯片VLSI新结构。基于0.6mm单元库,芯片面积约为36mm2。综合后仿真结果表明:设计芯片能够有效地完成数字签名与身份验证完整流程,在20MHz下平均每次签名时间为62.67ms,高于目前报道的其它同类芯片。

一种适用于JPEG2000的高速MQ编码器的VLSI实现

MQ编码器对于无损的数据压缩是一种非常有效的方法 ,它已被 JPEG2 0 0 0标准所采用。但该编码算法复杂度高 ,执行速度慢。文中提出了一种基于动态流水的高性能 MQ编码器的 VLSI结构。为了获得高速处理能力 ,首先分析了 JPEG2 0 0 0标准中 MQ编码算法的软件流程 ,并对其进行了相应的修改以适应硬件实现 ,然后采用了“动态流水”技术 ,可以根据变化的运算量来实时地安排流水操作。本 MQ编码器结构经 Xilinx FPGA实现 ,处理速度可达约 0 .6 2 5bit/ cycle( 32 .83Mbit/ sec)

应用于JPEG2000的高性能离散小波变换VLSI结构

提出将JPEG2 0 0 0小波变换单元的熵编码单元作为整体进行设计 ,在两个单元间建立基于流水线的处理方式 ,充分考虑了JPEG2 0 0 0中两个单元间处理的一致性和资源共享性 ,提高了系统的处理速度 文中的结构具有灵活的可配置性 ,可以根据需要选择不同的小波滤波器 ,能够选择小波分解的次数 ,选择小波变换过程中数据延拓方式等 对硬件实现时的有限精度效应进行分析 ,确定了整个处理单元数据通路的数据宽度 最后 ,采用SMIC的 0 18μm工艺验证了文中的结构 ,整个结构约为 6 6 0 0等效门 ,最高处理速度约为 30 0MHz ;同时 ,文中结构还在Xilinx的XC2V2 0 0 0FPGA上进行了具体实现 与相关的结构进行性能比较结果表明 ,文中结构在设计复杂度。

可重构的椭圆曲线密码系统及其VLSI设计

研究了一种新的结构可重构的椭圆曲线密码系统及其 VL SI设计问题 .从点乘与群运算层的调度到有限域上的高速运算方法等方面出发 ,提出了一些提高椭圆曲线上点乘运算的新方案 ;给出了一种新的支撑域和曲线参数可选择、结构可重构的高速椭圆曲线密码专用芯片 VL SI架构 .采用全定制与基于 0 .6 μm CMOS标准单元库综合相结合的方式实现了该系统 .测试结果表明 :设计芯片能够有效地完成数字签名与身份验证完整流程 ;在 2 0 MHz的工作频率下 ,平均每次签名时间为 6 2 .6 7ms.

一种适合JPEG2000的离散小波变换VLSI统一结构

提出了一种基于提升算法(lifting)的离散小波变换(DWT)统一结构。它无需额外的边界延拓过程,经配置后可适用于JPEG2000中的无损或有损小波变换。通过将边界延拓过程内嵌于离散小波变换中,可以降低功耗,减少所需内存。为了达到更高的处理速度和硬件利用率,采用了流水线和折叠结构。这种高效紧凑的离散小波变换结构适用于JPEG2000编码器和各种实时图像/视频应用系统。

基于仿真的32位RISC微处理器的功能验证方法

提出了一种基于仿真 (simulation- based)的 32位 RISC微处理器的功能验证方法 .以伪随机生成和针对流水线模型生成激励向量方式相结合为主的验证环境的建立 ,提高了功能验证的自动化程度和效率 ;同时采用代码覆盖率来分析和指出功能验证中的遗漏之处 ,从而提高了整个验证环境的完备性 .另外 ,通过 FPGA硬件验证的结果以及 32位RISC微处理器流片的测试结果 。

一种高效率8位嵌入式微控制器的VLSI实现

在分析标准 8位 MCU流水线结构的基础上 ,从提高效率及降低功耗的角度出发 ,提出了一个高性能 MCU的实现结构。通过流水线结构的优化 ,使指令执行效率提高到原来的 2 .5倍 ,在保持运算能力不变的前提下 ,功耗可降为标准结构的 1 /1

uClinux操作系统在嵌入式SOC平台上的移植

论文介绍如何在实验室自主开发的嵌入式SOC平台上移植并运行uClinux嵌入式操作系统。uClinux是一个源码公开的嵌入式操作系统,适合运行于无MMU的SOC平台。该设计中的嵌入式SOC平台包括一个自主设计的32位RISCCPU,并遵循Wishbone3.0总线规范。

一种新型硬件可配置公钥制密码协处理器的VLSI实现

提出了一种新型的硬件可配置的密码协处理器,同时适用于 GF(p)和 GF(2m)两种域,可以实现 RSA和 ECC 两种目前主流的加密算法。同时又具备硬件可配置的特点,可以完成 32～512bit 的模乘运算而无需对硬件做任何修改。本文的密码协处理芯片用 TSMC 0.35μm 标准单元库综合,可以工作在 100MHz 时钟下,等效单元 45k 等效门,512bit 的模乘运算速度可以达到 190kbit/s,一次椭圆曲线上的 233bit 的点加运算只需 18μs。

一种单锁存器CMOS静态D触发器的设计

提出了一种只使用单锁存器的ＣＭＯＳ静态Ｄ触发器结构．由于它比普通的主从型Ｄ触发器少一个锁存器，故所需的管子数少，从而节省了面积．

可自适应变频嵌入式微处理器核的设计

变频技术是一种非常实用的低功耗设计技术.本文设计了与MIPS32-4Kec指令兼容的嵌入式微处理器核SRISC-I,并内嵌锁相环(PLL)作为时钟发生电路,该微处理器核在软件控制下可自适应地改变工作频率.除正常的工作模式外,SRISC-I还支持空闲、休眠模式,可停止整个系统时钟及PLL的运行,有效地降低了功耗.仿真结果表明,在0.18umCMOS工艺下,SRISC-I最高频率达到250MHz,在PLL的控制下其工作频率可以以10MHz的步长改变.同时,给出了SRISC-I在不同频率下运行Dhrystone2.1程序的功耗,250MHz时为82.466mWatt,而在休眠模式下仅为28uWatt.

适用于MPEG2标准的IDCT的新VLSI结构

本文提出了一种新的适用于MPEG2标准的IDCTVLSI结构，并用超高速数据语言进行了仿真．对于8点一维IDCT，只用7个变量乘常系数乘法器和10个加／减法器，且只需4个时钟就能处理完8个数据，电路规模为6000门左右，比传统方法节省40～50％．对于二维IDCT，如采用分时方式实现，处理每个8×8的块也仅需64个时钟该结构可应用于MPEG2MPHL视频解码器．

一种矢量量化编码的加速算法

本文提出了一种基于最小均方误差（ＭＭＳＥ）测度的快速矢量量化编码算法．在进行均方误差测度计算之前，通过一组距离测度的不等式判据和预排序的码书，排除大部分候选码字．利用这一方法将有效地减少编码过程的算术运算量和运算时间．模拟结果表明，相对于穷尽搜索编码方法，运算时间减少９３％以上．同时只需较少的预先计算量和额外存储量．

一种带有流水线追踪器的JTAG ICE调试电路设计

针对复旦大学自主开发的32位RISCCPU,设计了相应JTAG调试电路(In-CircuitEmulator)。为解决此RISCCPU中5级流水线导致的断点误停的问题,提出了一种新颖的带有分支预测功能的电路结构─“流水线追踪器”。此JTAG调试电路与IEEE1149.1标准兼容,具有设置断点、单步、查看或修改CPU寄存器/内存空间、在线FLASH编程等多种功能。

一种规整高速的费马数模乘的VLSI结构

在分析费马数模乘特点的基础上 ,提出了一种新型的适于 VLSI实现的 ,基于保留进位模加器 ( MCSA)的费马数模乘结构 .理论仿真和综合的结果表明该结构能实现速度和面积上较优的权衡 ,通过这种模乘器能大大提高有大量这种运算的

高速IDEA加密模块的实现

实现了一种高速的 IDEA(International Data Encryption Algorithm)加密模块。首先 ,在分析 IDEA算法的基本运算模块的基础上 ,重新安排了 IDEA算法的各个子模块 ,采用 8级流水线结构。其次 ,对 IDEA算法实现速度影响最大的模乘部分 ,提出了一种新的保留进位模加器(MCSA)的费马数模乘结构 ,同时 ,对 IDEA芯片的输入输出部分 ,针对高速和安全性两方面的需要作了合理考虑。最后 ,在对各子模块分别验证后 ,在一块 FPGA上对整个加密算法进行了验证。理论分析和仿真的结果表明 。

MPEG音频解码专用处理器设计

提出了一个适用于ＶＬＳＩ实现的、以专用ＤＳＰ为核心的ＭＰＥＧ音频解码器，达到ＭＰＥＧ对解码精度和实时性的要求。设计过程采用了软硬件协同设计的方法，缩短了开发周期，并优化了解码算法，降低了系统对存贮器和运算量的需求，降低了ＶＬＳＩ系统的总体规模。

适用于MPEG2标准的二种VLSI模块设计

本文提出了ＭＰＥＧ２视频解码器主要功能模块的专用ＶＬＳＩ结构．其中包括一种新的适用于ＭＰＥＧ２标准的ＩＤＣＴ实现方法，对于８点一维ＩＤＣＴ，只用７个变量乘常系数乘法器和１０个加／减法器，在４个时钟周期内能处理完８点数据；通过合理分配画面存储结构，提出了一种新的流水线的运动补偿预测结构．用ＶＨＤＬ语言进行仿真，并用１．０μｍＣＭＯＳ单元库进行综合。

二维DwT／IDWT处理器的VLSI设计

在本文中，我们设计了基于多分辨分析，适合于硬件实现的二维ＤＷＴ和ＩＤＷＴ实时系统．采用了ｔｏｐ－ｄｏｗｎ的ＶＬＳＩ设计方法，用硬件描述语言ＶＨＤＬ，在Ｓｙｎｏｐｓｙｓ系统中进行了验证和综合．综合结果表明：系统的规模为７１４０单元面积，对于四层二维小波变换，数据处理速度约可达到４Ｍｐｉｘｅｌ／ｓ．

一种GF（2^k）域的高效乘法器及其VLSI实现

在分析全串行和全并行 GF(2 k)域乘法的基本原理基础上提出了一种适合于任意 GF(2 k)域的乘法器 UHGM(U nified Hybrid Galois Field Multiplier) .它为当前特别重要的 k为素数的 GF(2 k)域乘法 ,提供了一种高效的实现方法 .该乘法器具有结构规整、模块化好的特点 ,特别适合于 VL SI实现 ,同时这种结构具有粗粒度的面积和速度的可伸缩性 ,方便了在大范围内进行实现面积和速度的权衡 .最后给出了 GF(2 1 6 3)域上乘法器的