基于粗细量化并行与TDC混合的CMOS图像传感器列级ADC设计方法

针对传统单斜式模数转换器(Analog-to-Digital Converter,ADC)和串行两步式ADC在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行ADC设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,ADC的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,ADC转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

面向亿级CMOS图像传感器的高速全并行两步式ADC设计方法

针对传统单斜式模数转换器(Analogue-to-Digital Conversion,ADC)和串行两步式ADC在面向大面阵CMOS图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行两步式ADC设计方法,该ADC设计方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时针对两步式结构在采样过程中的电荷注入和时钟馈通问题,提出了一种基于误差同步存储技术的误差校正方法,消除了采样电路非理想因素对ADC性能的影响.本文基于55 nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压为3.3 V,数字电压为1.2 V,时钟频率为250 MHz,输入信号为1.472 V的设计条件下,本文设计实现的13 bit ADC转换时间为512 ns,DNL(Differential NonLinearity)为+0.8/-0.8LSB,INL(Integral NonLinearity)为+2.1/-3.5LSB.信噪失真比(Signal to Noise and Distortion Ratio,SNDR)达到70 dB,有效位数为11.33 bit,列级功耗为47μW.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,使ADC转换速率提高了74.4%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

面向超大面阵CMOS图像传感器的列总线自加速建立方法研究

在超大面阵CMOS图像传感器(COMS Image Sensor,CIS)中,由于像素面阵输出的列总线上存在超大的寄生电阻电容,列总线信号建立速度的主导因素发生改变,严重影响了读出速度.为了解决这一问题,本文提出了一种可应用于超大面阵CIS列并行读出机制的列总线自加速建立方法,基于电流增益增强理论,在不引入额外总线的前提下,通过对模拟信号建立过程的实时跟踪,加快列总线信号的变化过程,在列总线终端实现了自加速,将超长列总线的读出速度提升了一个数量级. 55 nm工艺下的测试与实验结果显示,采用本文提出的方法后,在亿级像素规模CIS列总线引入的寄生电容与寄生电阻分别为47 pF和20 kΩ的情况下,光电信号从像素节点到列级电路采样节点的上升建立时间由4μs缩短至790 ns,下降建立时间由22.43μs缩短至1.17μs,将亿级像素规模的CMOS图像传感器帧频提升至100帧,压缩了相关双采样的取样间隔时间,从而拓宽了噪声抑制的频率范围.本文方法实现了在保持低噪声和高速读出的同时,单列功耗仅有6.6μW.

基于同步自适应匹配的模拟前端暗电流补偿方法研究

为抑制像素阵列在曝光阶段的暗电流对图像传感器动态范围和输出图像质量的影响,基于同步自适应的暗电流跟踪机制,提出一种电路与系统级暗电流积分补偿方法。通过采样输出有效光电信号,在无源处理阶段同步进行暗电流消除。该方法不仅可以补偿不同区域暗电流对有效光电信号的影响,而且可解决传统暗电流消除方法对读出电路动态范围会造成衰减的问题。基于该方法,在55 nm CMOS工艺下设计了一种752×512阵列规模的CMOS图像传感器,实现了完整的电路设计、版图设计与后端物理验证。结果显示,采用集成暗电流补偿技术的采样放大电路对暗电流最小补偿精度可以达到12 bit,补偿范围最大可以达到500 mV,单列功耗仅有15.84μW,同时可实现1~4倍的增益,最小增益步进6.25%。实现了从模拟前端根除暗电流对CMOS图像传感器图像质量和动态范围的影响,为高端、高性能的CMOS图像传感器设计提供了一定的理论支撑。

一种用于ADC采样的高精度时钟占空比校正方法

本文提出一种高精度时钟信号占空比校正方法,采用环路负反馈的理论产生延时控制电压,并通过延时可控的占空比调整电路来产生高精度占空比的时钟信号。基于0.18μm工艺对所提出的校正方法进行了具体电路设计和PVT全面仿真验证,输入频率在100 MHz占空比变化范围6%~97%时,该方法都可以动态精确输出频率为100 MHz占空比为50%的信号,最大误差小于0.28%,功耗仅为4.8 mW,为高精度ADC采样和转换提供了高效的解决方案。

应用于BUCK-BOOST的低功耗高精度欠压锁定设计研究

传统的欠压锁定电路离不开外部电路提供的基准电压和偏置电流,同时当进入欠压锁定状态时,基准电路无法关断,不利于芯片的低功耗设计。针对传统电路的缺点,设计了一种不需要外部基准电压和偏置电流,并且电路结构简单、响应速度快、温度漂移低、阈值随PVT变化较小、功耗较低的欠压锁定电路。基于0.18μm BCD工艺对提出的电路进行了全面的仿真与测试验证,研究结果表明,当电源电压下降时,电路在电源电压小于2.05 V时系统关闭;当电源电压上升时,电路在电源电压大于2.37 V时系统重新启动,欠压保护迟滞量为320 mV,在-40~85℃范围内欠压锁定迟滞电压精度为1.36%,功耗仅为22μW。该电路已在一款Buck-Boost型转换器中得到应用。

无带隙基准的超低功耗欠压检测技术研究

为了简化欠压检测系统的结构和提高电路的可靠性,提出一种低功耗的无带隙基准源的欠压检测电路结构。采用内部跟随电源线性变化的电压作为基准,与电源的分压进行比较,实现系统的欠压检测。该方法巧妙运用电源电压变化的不同曲率计算欠压点、无需传统的复杂电路结构,大幅降低了系统功耗。基于0.25μm CSMC BCD工艺对提出的方法进行了具体电路的设计、仿真验证与流片测试,实测结果表明:在温度-40~85℃的变化区间下,芯片欠压检测阈值为1.683~1.829 V,芯片复位阈值为3.620~3.901 V,欠压检测相对精度达到5.34%,功耗低至17.3μW。

应用于CMOS图像传感器的高速列级ADC设计

针对CMOS图像传感器的高速化设计提出了一种列级ADC电路,其采用单斜式ADC与TDC结合的方式,通过时钟信号约束比较器输出,在量化的最后一个时钟周期内产生与电压对应的时间差值。利用TDC将该差值转换为相应的数字码并与单斜式ADC的量化结果做差,实现高精度转换的同时显著提高了ADC的量化速度。基于0.18μm CMOS工艺,完成电路的具体设计、版图实现和性能验证。在模拟电压3.3 V、数字电压1.8 V、时钟频率250 MHz、输入信号范围1.5 V的条件下,10 bit ADC的信噪失真比(SNDR)达到55.74 dB,无杂散动态范围SFDR为66.79 dB,有效转换位数达到8.9 bit,DNL不超过0.3 LSB,INL不超过0.6 LSB,列级电路功耗仅为79μW,行读出量化时间压缩至1μs。为大面阵CMOS图像传感器的帧频提升提供了一种有效的ADC设计方案。

一种超低功耗欠压锁定电路设计与实现

集成电路的低功耗、高集成度已经成为发展趋势.传统的欠压锁定电路需要外部电路提供带隙基准电压和偏置电流,电路结构复杂;同时,当发生欠压锁定,关断芯片时,却要保证带隙基准电路始终正常工作,不利于芯片功耗的降低.针对传统欠压锁定电路结构的缺点,设计了一种基于三极管的欠压锁定电路,不需要外部电路提供基准电压和偏置电流,电路结构简单,响应速度快.基于三极管的欠压锁定电路的阈值受PVT影响较小,而且功耗低。基于0.18μmBCD工艺进行了全面的仿真验证,结果表明,当电源电压下降时,电路在电源电压小于2.06 V时系统关闭,避免当电源电压过低时导致数字逻辑发生错误以及器件损坏;当电源电压上升时,电路在电源电压大于2.38 V时系统重新启动.为避免芯片在欠压锁定阈值附近来回翻转,设计的欠压保护迟滞量为320 mV,防止误操作。在-40~85℃温度范围内欠压锁定阈值电压精度为1.36%,功耗仅为22μW.