IC设计中晶体管直流模型参数的提取

提出一种ＩＣ芯片设计中双极型器件直流模型参数的提取方法．采取ＧＰ模型建立双向目标函数进行全局优化提取．分１级和２级参数两层处理．１级参数系提取ＩＣ设计中各管的共同参数，２级参数则为提取与各个管的结构和尺寸相关的特定参数，尽管提取对象只是样管，但可以由模型内在关系通过程序计算出各管的特定参数．

一种新型测温器件

正温度系数温敏二极管系利用特定结构下半导体内载流子产生及其散射机构的热效应而制成的一种新颖测温器件.文中介绍了该器件的工作原理、结构、制造和主要性能特点.

微机化DLTS-CV组合半导体测试系统

DLTS和CV测试相结合可以对半导体的表面、界面性能及深能级杂质进行定量研究.本文主要介绍DLTS测试方法及微机化DLTS-CV组合测试系统的软、硬件设计.

Radix-16 Booth流水线乘法器的设计

设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.

高性能低功耗32位浮点RISC微处理器的研究

提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径.

一种基于格雷码的电路自测试序列分配算法

为了降低组合电路内建自测试的测试功耗，提出了一种基于格雷码的测试序列分配算法．分组式格雷码序列和种子序列相异或生成单跳变测试序列，根据电路的基本输入权重，合理分配测试序列位，减少了电路内部节点的跳变，有效降低了电路的测试功耗．该算法应用在改进的布斯二阶乘法器的自测试中，根据不同的数据通道位宽，相对于传统自测试架构，测试功耗降低了35．6％～43．7％，并且不影响乘法器的性能．对ISCA85基准电路的测试结果表明，该算法降低了测试功耗，具有高的故障覆盖率和少的测试长度，与LFSR相比功耗下降了59．3％～97．3％，并且硬件开销小．实验结果表明，该算法有效降低了组合电路的测试功耗，特别适合于系统级芯片内部模块的内建自测试．

数据拟合中自动微分技术的应用

自动微分（ＡＤ）以非标准分析理论为基础，是计算机数值计算与分析领域内的一项完全崭新的技术．通过对ＡＤ原理的研究，利用面向对象编程（ＯＯＰ）技术实现了ＡＤ技术，并将其引入到非线性规划领域．作为例子，将ＡＤ移植到牛顿法中，进行了数据拟合试验．研究表明。

生成确定性测试图形的内建自测试方法

为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.

32位嵌入式定/浮点乘法器设计

文章提出一种RISCMCU中的32位嵌入式定/浮点乘法器的设计,用于完成32位定/浮点乘除法。利用一种新的改进型三阶Booth算法,并采取Wallace树结构及CSA加法器,与基于二阶Booth算法的设计相比,该乘法器运算速度提高了1/3以上。

基于表面势的MOSFET模型

基于表面势的模型由于其本质上的优点 ,在小尺寸器件建模中日趋得到重视。文中通过对几种典型的表面势模型的分析 ,论述了基于表面势模型的建模思想、特点和在电路模拟中的优越性。分析表明 ,这是一种基于物理描述的模型 ,具有连续性、物理意义明确、结构简明等特点 ,对建立小尺寸器件整体模型非常适合和有效。

一种新颖的乘法器核内建自测试设计方法

提出一种新颖的乘法器核内建自测试(BIST)方法,结合C可测性与伪随机测试的优点,所设计的测试电路的附加面积比传统的伪随机电路要低56%.该方法采用独特的赋值方法,生成精简的、故障覆盖率高于99%的测试图形,并用开发的软件对测试图形排序和压缩,平均跳变密度和宽度得以大大减少.基于上述研究成果,可容易实现低成本BIST电路.基于Synopsys相关工具软件的模拟和分析结果表明,提出的BIST电路在面积、功耗和速度等方面均优于现有的BIST设计.

电机启动的虚拟仪器测试系统

传统方法已不能满足工业现场的瞬变大电流、电压的测量 ,本文介绍了基于虚拟仪器的测试及分析方法。首先介绍了系统组成 ,然后推导出了计算电机启动时非正弦周期波形有效值最优的区间划分 ,并给出了相应的软件计算方法 ,最后给出了基于此方法的一电机启动过程的电量描述曲线。该测试分析方法同时解决现场动态数据快速。

对SoC芯片全面验证的仿真结构的研究

研究构成仿真环境的策略及软硬件协同验证环境的接口实现,介绍了用于功能和性能验证的软件伪随机测试生成方法。该方法对SoC和复杂的板机系统进行可测性设计的优化验证,大大降低测试成本,缩短了系统开发周期。

用进位存储加法器快速实现串行乘除法和平方根计算

为适应嵌入式低功耗微处理器的应用，提出了可同时实现浮点乘除法和平方根计算宏模块（ＭＤＳ）的同步串行实现方式．乘法计算采用Ｂｏｏｔｈ算法迭代，除法与平方根计算的实现采用基４ ＳＲＴ算法，在迭代中共用商位查询表，可同步实现部分冗余结果向非冗余二进制的转换．为加快迭代的速度，摒弃了进位传递加法器（ＣＰＡ），而采用进位存储加法器（ＣＳＡ）来实现迭代中的加法运算．宏模块设计控制逻辑简单，资源面积占用少，迭代时间短，经可编程逻辑器件验证，速度可提高１倍以上．在此基础上，提出了对除法和平方根计算异步自定时实现方式的改进方案，该实现方式不仅易于版图布线，而且大大降低了瞬态功耗．

I_(DDQ)测试全面系统化的研究

基于稳态电流测试方法的IDDQ 测试 ,因其故障覆盖率高 ,在集成电路测试中得以广泛应用。IDDQ测试的概念比较简单 ,但实现并不容易 ,特别是当今SOC和深亚微米技术的影响使得其实现更为复杂 ,有必要作以全面、系统化的研究。本文的第 1节概括地总结了IDDQ测试的发展和目前的现状 ,对IDDQ测试广泛应用的原因作了阐述。第 2节论述的是测试机理 ,同时用一些重要的术语和数据来说明深亚微米等技术对IDDQ测试的影响。第 3节研究的是适于IDDQ测试的各种电流测量方法和结构。第 4节深入地研究了CMOS电路中的物理缺陷及其电流测试方法 ,并用大量的图文数据作以详细说明。第 5节讨论的是IDDQ测试的测试图形生成方法。第 6节对深亚微米技术对IDDQ测试的影响以及测试中要注意的问题作了说明。

砷化镓 金属—半导体场效应晶体管的二维数值分析

本文叙述用有限元方法对工作在导带的 GaAs MESFET's 器件进行二维稳态模拟的程序.用三角形单元不均匀网格剖分的程序,能局部加密,优化结点编码,缩小带宽;对基本方程离散采用改进的电荷浓缩法和有限元——有限差分混合法;方程求解采用藕合法,偏压步长大,计算速度快.

43位浮点流水线乘法器的设计

提出一种浮点流水线乘法器IP芯核。该乘法器采用改进的三阶Booth算法减少部分积数目,提出了一种压缩器混用的Wallace树结构压缩阵列,并对关键路径中的5-2压缩器、4-2压缩器和64位CLA加法器进行了优化设计,有效降低了乘法器的延时和面积。经FPGA仿真验证表明,该乘法器运算能力比Altera公司近期提供的同类乘法器单元快15.4%。

基于非冗余排序的地址总线的功耗优化编码

提出了一种新的低功耗非冗余排序总线编码方法,通过对改进的偏移地址线的动态重排以降低具有高负载的地址总线的功耗.该编码方法根据偏移地址的值域对地址总线的低位进行优化重排,通过高位地址总线传送排序矢量至存储器的地址接收端,相对于传统的地址总线编码方法,具有更低的总线跳变率.实验结果表明,采用所提出的非冗余排序总线编码,地址总线的跳变率降低了88.2%,功耗减少了76.1%,有效降低了地址总线的功耗.

凹槽栅砷化镓金属-半导体场效应晶体管的二维稳态有限元分析

本文叙述用有限元方法对凹槽栅GaAs MESFET’s器件进行稳态模拟的程序。半导体基本方程的离散采用改进的电荷浓缩法和有限元——有限差分混合法;有限元网格采用非均匀剖分及局部加密细分,程序能对结点编序优化,缩小带宽,这对凹槽栅器件,优点更为明显;在用耦合法求解非线性方程组中,采用予优共轭梯度法和牛顿迭代法相结合的新方法,对给定的偏压能一次计算成功。

高速流水线浮点乘法器的设计研究

设计了一种新颖的、支持扩展单精度43位浮点数的流水线乘法器IP芯核。该设计采用了改进的三阶Booth算法,提出了混合树形结构压缩阵列和双乘法通道6级流水线结构。经FPGA硬仿真验证表明,该乘法器运算能力达到143.6MFLO/S,比Altera公司近期提供的同类乘法器单元快47%。该设计有效地提高了乘法器的整体性能。