基于CRC与比特交织的LDPC码3D Flash差错控制方法研究

为解决3D Flash存储密度增大导致Flash整体误码率不断提高、数据可靠存储时间缩短的问题,提出一种基于循环冗余校验与比特交织的LDPC码3D Flash差错控制方法。该方法首先用CRC判决读取数据是否出错,若出错则实施LDPC纠错,避免浪费纠错资源。在数据读写过程中使用比特交织的方法改变3D TLC Flash逻辑页的比特信息存放顺序,降低3D Flash单一逻辑页误码率过高引起的不必要坏区发生概率。仿真结果表明,在3D TLC Flash信道下,LSB逻辑页的比特误码率下降约35.7%,Flash数据保留时间增加了30.9%。该差错控制方法可在3D TLC Flash控制器中实现,不仅可提高3D TLC Flash数据存储可靠性,还可延长3D TLC Flash数据可靠存储时间。

一种用于TLC闪存的速率兼容LDPC码

TLC闪存存储单元随着擦写次数不断增加,错误概率快速增大。基于TLC闪存信道结构,利用原模图LDPC码字扩展以及变量节点与TLC闪存存储页匹配关系,提出了一种速率兼容原模图LDPC码,所设计的速率兼容原模图LDPC码在保持信息位长度相同情况下,可实现可变码率,能够适应TLC闪存擦除次数增多而导致的不同纠错能力需求情况,编译码时只需一对LDPC编码器/译码器即可灵活处理所有码率,从而提高编码器/译码器的硬件利用率。仿真结果表明,所提出的速率兼容原模图LDPC码优于未经过逻辑页匹配的速率兼容原模图LDPC码,当误码率为10-4、码率分别为0.90、0.82、0.75时,所提出的速率兼容原模图LDPC码信噪比性能比基于PEG算法的非规则LDPC码均提高0.2dB以上。