“模拟电子技术”课程培养工程思维能力的方法

为适应新时代工程教育的人才培养需求,提高学生解决复杂工程问题的能力,针对“模拟电子技术”课程传统教学中重知识、轻思维,理论教学与工程应用割裂的问题,在分析“模拟电子技术”课程工程特点的基础上,将产品案例融入教学,拓宽学生工程视野。在课堂教学中,采用启发式、研讨式教学方法,从模拟电子电路的定性分析、定量估算、电路设计以及硬件实现等四个维度,训练学生掌握和运用工程思维方法,综合性、创造性地应用所学知识解决电子技术领域的复杂工程问题。

产教融合背景下的集成电路工程专业课程群案例库建设探析

文章在对集成电路专业课程教学案例库建设现存问题进行分析的基础上,探讨了产教融合背景下该专业核心课程教学案例库建设对策;结合桂林电子科技大学集成电路工程专业的特点和生源情况,对该专业的集成电路设计课程群进行优化整合,构建了三层级架构的集成电路设计课程群案例库。案例库覆盖模拟、射频、数字、数模混合集成电路设计,并引入了更适合集成电路现代工艺的跨导电流比(g_(m)/I_(D))设计方法,有助于初学者克服对模拟、射频集成电路设计的畏难情绪。通过案例库的教学实施,大幅度提高了学生的专业实践能力。

一种6倍无源增益低OSR低功耗的二阶NS SAR ADC

针对一阶噪声整形(NS)往往需要增加功耗而以较高的过采样比(OSR)来实现较高的有效位数(ENOB),提出了一种低OSR、低功耗的二阶无源NS SAR ADC。该无源NS模块较高的无源增益可以更好地抑制比较器的噪声;其残差电压是通过开关MOS阵列复用积分电容实现采样,从而无需额外的残差采样电容,避免了残差采样电容清零和残差采样时kT/C噪声的产生,因此减小了总的kT/C噪声。180 nm CMOS工艺仿真结果表明,在不使用数字校准的情况下,所设计的10位二阶无源NS SAR ADC电路以100 kS/s的采样率和5的OSR,实现了13.5位ENOB,电路功耗仅为6.98μW。

一种极低功耗的轨对轨高增益低失调运算放大器

针对传统液晶显示器(Liquid Crystal Display,LCD)驱动器的电压缓冲器工作电压范围较小且功耗较高,以及传统运放增益有限的问题,文章设计了一种极低功耗的轨对轨高增益低失调运算放大器。该放大器采用两个互补的输入级,能在全电压范围内交叉导通实现轨对轨输入,通过多级Cascode模块有效提高了电路的放大倍数。改进的输出级采用单输入的方式,有效减小了电路的失配和输出电路的静态电流,保证了电路的稳定性。0.18μm CMOS工艺仿真验证表明,所提出的低功耗轨对轨高增益低失调运算放大器电路在6.5 V的工作电压下实现0~UDD(电源电压)的输入、输出范围,且开环直流增益在不同共模电压下均大于88 dB,相位裕度均大于65°,失调电压小于900μV,仅72 nA静态电流。该放大器满足LCD驱动器的低功耗、高增益和低失调的应用需求。

一种针对TI-ADC的采样时钟相位失配数字校准技术

针对采样时钟偏移失配对多相时间交织采样模数转换器(TI-ADC)性能影响很大的问题,将采样通道输出进行互相关,并利用一阶泰勒展开式进行自适应补偿校准的相位误差提取技术,有效补偿了多通道时序失配。基于65 nm CMOS工艺设计了一种12 bit 1.6 GS/s八相TI-ADC的采样相位失配校准电路。当输入信号频率为626.5625 MHz时,校准后的TIADC有效位数提升了6.29 bit,信噪失真比提升38.1 dB,无杂散动态范围提升44.44 dB。设计结果表明,本技术结构简单,硬件资源消耗少,能够显著提高TI-ADC系统采样性能。

一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2~5 GHz时,补偿电路具有良好的补偿效果。

一种12 bit 200 MS/s低功耗SAR-TDC ADC

为了满足低电压条件下高速高精度采样需求,设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR)ADC将电压转换为8 bit数字,残差电压变换为时域延时信息后,第二级4.5 bit时间数字转换器(TDC)将延时转换,最终校准输出,实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构,以及优化时间判决器,提升了ADC的动态性能和采样速度,降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时,功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv^(-1)·step^(-1),能够满足低功耗高速采样的应用需求。

一种-62.3 dBc参考杂散6 GHz低功耗锁相环

采用高匹配电荷泵电路和高精度自动频率校准(AFC)电路,设计了一种低功耗低参考杂散电荷泵锁相环。锁相环包括D触发鉴频鉴相器、5 bit数字可编程调频LC压控振荡器(VCO)、16~400可编程分频器和AFC模块。采用高匹配电荷泵,通过增大电流镜输出阻抗的方法,减少电荷泵充放电失配。同时,AFC电路采用频段预选快速搜索方法,实现了低压控增益LC VCO精确频带锁定,扩展了振荡频率范围,且保持了较低的锁相环输出参考杂散。锁相环基于40 nm CMOS工艺设计,电源电压为1.1 V。仿真结果表明,电压匹配范围为0.19~0.88 V,振荡频率范围为5.9~6.4 GHz,功率小于6.5 mW@6 GHz,最大电流失配小于0.2%@75μA;当输出信号频率为6 GHz时,输出相位噪声为-113.3 dBc/Hz@1 MHz,参考杂散为-62.3 dBc。

一种高精度8TSRAM存储阵列存内计算电路

为解决传统“冯·诺依曼”架构功耗墙瓶颈,提升人工智能应用中点乘求和计算能效,设计了一种基于8T静态随机存储器阵列的存内计算电路,可有效解决“内存墙”问题。通过对存储单元的偏置电压设计来稳定充放电电流,可改善位线放电线性度,提高计算准确性。同时,在保证放电电流相同的前提条件下,减少了模数转换器(ADC)阈值编码,存储阵列的面积明显减小。电路基于65 nm CMOS工艺设计,通过8×72存储阵列的并行计算结构完成了64 Byte二进制点乘累加计算功能。仿真结果表明,在3位ADC输出、8 bit比较输出模式下,使用0.8、1.2 V的核心电源电压和250 MHz的时钟频率,可达到每比特1.69 GOPS/W的计算能效。与理论值基线相比,计算输出的平均计算偏差最大为1.05%,有效提高了计算准确率,并减小了电路面积。

一种低信号衰减的三阶噪声整形SAR ADC

针对传统的二阶噪声整形逐次逼近模数转换器(SAR ADC)功耗较大和整形能力不强的问题,提出了一种级联积分器前馈(CIFF)和误差反馈(EF)混合误差控制结构的三阶NS-SAR ADC,并在系统中增加了一个与电容数模转换器(CDAC)串联连接的反馈电容,使得滤波电容不与CDAC直接相连,因而可以利用该反馈电容调节衰减因子,确保了输入信号不被衰减和反馈信号较小衰减。这种EF-CIFF结构提供了更强的噪声整形能力和高阶噪声传递函数的鲁棒性,且只需要低功耗的小增益动态放大器即可实现EF和CIFF两条路径的余差放大。提出的NS-SAR ADC基于180 nm CMOS工艺设计。在1.8 V电源电压下,工作在160 kS/s采样率时,功耗仅11.3μW,在过采样率为8时,实现了15.6位的有效位数。

一种宽负载范围低纹波高效率能量收集系统

针对环境能量收集系统输出电压纹波高以及效率随负载变化等缺点,提出了一种在宽负载范围内转换效率高且输出电压纹波低的能量收集系统。该系统基于最优化导通时间(OOT)控制方法对输出纹波进行调控,解决了传统控制方法在小负载电容和轻载情况下纹波较大的问题;此外,基于自适应系统时钟频率(ACF)控制方法改善了传统方法在轻载时效率大幅度下降的问题,实现系统在较宽负载范围内保持较高的效率。采用180 nm CMOS工艺对能量收集系统进行设计验证。仿真结果显示,所设计的能量收集系统在1 mA负载电流范围内峰值效率为89.75%,最低效率为83.75%,其最低效率比同类系统提高了7个百分点以上;在0.2μF负载电容下纹波从177.96 mV下降到23.56 mV。

一种适用于能量收集系统的低功耗张弛振荡器

为满足微小能量收集系统的低电压、低功耗应用需求,设计了一种低温度系数的低功耗、小面积的张弛振荡器。使用自偏置Cascode复合晶体管结构分别代替传统倍增电流偏置电路中的大电阻和振荡器核心电路中在比较器输入端生成电压参考的大电阻,实现低功耗,同时达到减小电路面积,提高集成度的目的。采用0.18μm CMOS工艺进行设计,仿真结果表明,该振荡器可在0.8~1.2 V的电源电压下正常工作,在工作频率为2.2 kHz时,功耗为30 nW,工作频率的温度系数TC可达1.03×10^(-4)/℃,芯片面积相对于同类电路至少减小了70%。

一种三环结构高效率的数字LDO电路

设计了一种采用0.18µm互补金属氧化物半导体(CMOS)工艺制作的三环结构无片外电容数字低压差线性稳压器(LDO)电路,主要在控制方式进行创新,针对不同的输出电压范围采取相应的环路进行调整.电路的功率MOS管阵列按MOS管尺寸,分为大(L)、中(M)、小(S)3组,设计的控制方式使环路可根据负载变化迅速切换,使得电路具有快速的瞬态响应,较强的带负载能力,较低的输出电压纹波和功耗,转换效率最高可达88.9%.在1.8 V输入电压下的后仿真结果表明,负载电流在2~60 mA之间突变时,电路的下冲电压为95 mV,过冲电压为80 mV,恢复时间小于1.7µs,稳态下的输出电压纹波小于2.0 mV,总体静态电流约为43µA.该数字LDO的输入电压范围为1~1.8 V,输出电压范围为0.8~1.6V,内部集成10pF电容,品质因素FOM仅为0.009pF.

一种DC-DC开关变换器的片内RC振荡器

设计了一种具有扩频模式、适用于DC-DC开关变换器的片内RC振荡器。采用外部滤波修调电路来调整充放电电流,对振荡信号的频率起调节和稳定的作用。采用随机码扩频技术以减小脉冲宽度调制过程中产生的电磁干扰峰值,降低开关电源的电磁干扰。该RC振荡器基于0.5μm BCD工艺进行设计。仿真结果表明,该RC振荡器可以对振荡时钟进行修正,有效降低了电磁干扰。该RC振荡器在非扩频模式时,可以通过外部电路来调整振荡频率偏差,振荡频率为18 MHz,占空比为50%,功率谱峰值为-0.05 d Bm。与非扩频模式相比,该RC振荡器在扩频工作模式下的振荡信号功率谱峰值降低了19.95 d Bm。

一种分段式峰值电流斜坡补偿电路

设计了一种应用于峰值电流型控制Buck DC-DC转换器的分段式斜坡电流补偿电路,以消除峰值电流控制模式下可能产生的次谐波振荡。该电路采样峰值电流,通过采样电阻将电流转换为电压输出。当开关脉冲控制的导通时间占空比D<35%时,斜坡补偿电压的斜率为零。当占空比D>35%时,斜坡补偿电压的斜率占空比变化。斜坡补偿电路不仅消除了D>50%时次谐波振荡引起的系统不稳定现象,还提高了电源芯片的带载能力。基于0.5μm BCD工艺进行设计,仿真结果显示,该斜坡补偿电路具有良好的补偿能力和带载能力。应用该电路的DC-DC转换器的最高负载工作电流达到7A。

一种自校准高精度时间放大器

提出了一种应用于时间数字转换器的2倍增益自校准时间放大器。该时间放大器能动态调整支路电容的充放电时间,有效提高了增益稳定性。基于65nm CMOS工艺进行设计,电源电压为1V。仿真结果表明,在不同温度和工艺角下,动态输入范围可达600ps,增益误差小于10%。在6级级联的条件下,最小精度为0.46ps,归一化差分误差为0.15LSB,归一化绝对误差为0.19LSB。与传统时间放大器相比,该时间放大器的性能明显改善。

一种2.5Gb/s带预加重结构的低压差分串行发送器

设计了一种带预加重结构的低压差分信号(LVDS)串行发送器,改进了传统LVDS发送器的共模电平反馈控制结构。LVDS串行发送器采用双运放反馈控制电路,在避免集成大电阻的同时,能够更好地稳定差分信号的输出摆幅。采用电路预加重技术,克服了数据高速传输过程中的高频信号损失问题。基于0.25μm CMOS工艺,实现了LVDS发送器,芯片面积约为0.03mm2,可满足2.5 Gb/s的高速串行数据传输。

应用于弱能量收集的低功耗DC-DC升压转换器

设计了一种应用于能量收集领域的低功耗、超低电压DC-DC升压转换器。研究了转换器工作频率与功率和效率的关系,通过选择合适的脉冲宽度调制(PWM)频率来提高输出功率。通过适当提升转换器开关功率管的栅极电压,减小了晶体管的泄露电流,从而提高了输出电压。基于CMOS 65nm工艺进行设计。仿真结果表明,提出的方案能提高弱能量转换效率。当输入电压为100mV时,最大输出电压为1 000mV。DC-DC升压转换器的输出功率为3.08μW,转换器控制单元的功耗为697nW,转换效率达到57.3%。

串行低压差分信号接收器设计

设计了一种内置差分信号有效性检测电路的串行低压差分信号接收器,通过对信号的差分摆幅进行比较,能够正确检测差分信号是否处于标准范围之内。采用片内阻抗匹配网络和镜像补偿型差分电路结构实现了高速串行差分信号到CMOS电平信号的转换,也克服了高速信号传输过程中的信号完整性问题。基于0.13μm CMOS混合信号工艺设计,仿真结果表明,所设计的电路能够正确检测和接收数据率高达2.5 Gb/s,差分摆幅超过200 mV的串行差分信号。

一种可快速锁定的低抖动自偏置锁相环设计

设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环。采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能。基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600~1 500 MHz,在1 250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW。在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能。