低温物理学家看摩尔定律

笔者虽非电机电子领域出身,也不在半导体产业工作,但作为一位低温物理实验学家,我一直对这项横跨科学与人文的人类文明史上的最高成就之一:“摩尔定律”(Moore’s Law),倍感好奇与充满敬意。1947年物理学家发明了晶体管,1961年第一个商用集成电路在美国硅谷上市。短短4年之后(1965年),摩尔(Gordon E.Moore)应邀展望电子组件的未来时,他预测一个集成电路中的晶体管数目,将呈指数形式增长。

面向集成电路先进制程的二维信息材料与器件

随着集成电路技术的发展至3 nm节点,摩尔定律接近其物理极限,传统芯片制程面临材料到器件的理论和技术瓶颈。二维信息材料凭借原子层厚度、低功耗等特性被产业界认为是1 nm及以下节点的核心材料,将助力芯片制程延续摩尔定律以及平面到三维的发展,与我国集成电路先进制程长期规划紧密相关。基于国家自然科学基金委员会第343期双清论坛,本文从材料—器件—异质集成多层次回顾了二维信息材料与器件的发展历史,总结了领域内所面临挑战,凝炼了未来5~10年的重大关键科学以及亟需布局的研究方向,进一步提出顶层设计的前沿研究方向和科学基金资助战略。

三自由度微曲面电路3D打印方法及工艺

针对打印微曲面电路技术复杂、成本较高等问题,提出了一种使用三自由度打印机打印微曲面电路的方法,该方法旨在使用三自由度打印机在微曲面上打印共形电路,同时开发了一种自适应微曲面3D打印控制算法。该算法将DXF格式的文件作为输入,提取文件中的线路数据并对其进行离散处理,对离散后的数据逐点测量并根据反馈的数据进行线路重构,最终输出可以直接用于3D打印微曲面电路的G代码。利用三自由度打印机在不同基材制备的微曲面上完成电路打印实验和亮灯实验,验证了该方法的可行性。对3D打印微曲面电路的工艺参数进行研究,通过设计正交试验分析了工艺参数对打印的微曲面电路的影响,得到了最优工艺参数组合。结果表明,在针头直径为0.16 mm的情况下,打印气压为0.3 MPa、打印速度为100 mm/min和打印头高度为0.4 mm时,打印的微曲面电路连续且均匀,质量最优。

数字电路芯片验证方法研究综述

目前验证的方法和工具种类繁多,对动态验证、静态验证和硬件加速仿真三种典型的芯片验证方法进行综述,在验证设计质量、验证时间和验证成本三个方面说明各自的特点。最后提出了芯片验证的展望。对于芯片验证方法的研究,以期对后续研究人员了解芯片验证方法,在今后的芯片验证设计过程中结合设计特点,选择正确的验证方法有所帮助。

一款28nm电路的同步开关输出噪声的仿真与设计

同步开关输出噪声是影响芯片信号完整性的主要噪声之一,较大的噪声有可能导致数字系统中元件的错误翻转。本文首先简要介绍了同步开关输出噪声的产生及特点,然后通过电路模型仿真,得到了与噪声相关的因素。最后结合实际电路,根据仿真的结果得到了控制同步开关输出噪声的方案。

基于微谐振器的圆片级真空封装真空度测试技术

针对微电子机械系统(MEMS)圆片级封装腔体体积小、传统的真空封装测试方法适用性差的情况,研制了一种用于表征圆片级真空封装真空度的器件——MEMS微谐振器。利用此谐振器不仅可以表征圆片级真空封装真空度,也可用于圆片级真空封装漏率的测试。采用MEMS体硅工艺和共晶圆片键合技术实现了微谐振器的圆片级真空封装,利用微谐振器阻尼特性建立了谐振器品质因数与真空度的对应关系,通过设计的激励电路实现了微谐振器品质因数的在片测试,对不同键合腔体真空度下封装的MEMS微谐振器进行测试,测试结果显示该微谐振器在高真空度0.1~8 Pa范围内品质因数与真空度有很好的对应关系。

多层堆叠中晶圆级金金键合的可靠性提升

基于电学互联的贯穿硅通孔技术和高精度金金圆片键合技术,开发了一套可应用于制备三维集成射频(RF)收发系统的工艺,并利用反应离子刻蚀机(RIE)中氧气加六氟化硫的键合前处理技术解决了多层堆叠中键合强度较弱的问题。经过扫描电镜(SEM)观察和分析,键合强度弱确认为芯片贴装过程中晶圆表面沾污所致。传统的湿法前处理有一定的局限性,氧气等离子体方法去污能力较弱,均无法用于去除遗留的沾污。利用反应离子刻蚀机氧气加六氟化硫的前处理方式进行键合前处理,不仅增强了去污能力,而且将旧金表面低活性的金层去除,露出干净、活性高的新金表面,有效提升了金金键合的强度,为多层金金键合提供了一种有效的键合前处理方法。

面向高密度柔性集成电路封装基板的精密视觉检测算法

高密度柔性集成电路(IC)封装基板是电子组件的核心载体,其制造过程中的刻蚀、显影等工艺需要严格的品质控制.本文开发了一种融合金相显微镜与工业相机的成像视觉检测系统,用于柔性IC封装基板的图像采集与品质控制.针对显微成像视野小、易离焦等问题,提出了一种基于中值的三元模式局部纹理快速自动对焦算法.此外,针对高倍镜下柔性IC封装氧化缺陷分布不均匀问题,引入微分几何工具,利用曲率等几何特征提出了一种基于动态曲线演化的高精度表面氧化分布特征检测模型.通过定性与定量的实验研究,验证了两种算法在快速性和高精度方面的优越性能.

射频异构集成微系统多层级协同仿真建模与PDK技术综述

作为后摩尔技术的可选路径之一,基于异构集成工艺实现的集成微系统具有高集成度、低成本、高性能等优点,引起学术界和工业界的广泛关注。异构集成微系统设计是以系统为中心的多层级协同设计,对传统以晶体管为中心的设计方法和设计流程带来新的挑战,同时对设计环境的开发带来新的要求。本文对射频集成微系统设计中所需的基础器件/结构建模方法、多工艺混合工艺设计套件(Process Design Kit,PDK)技术、以及电路-模块-系统多层级协同仿真等技术最新进展进行综述。

基于三重注意力的轻量级YOLOv8印刷电路板缺陷检测算法

在全球产业中,印刷电路板的生产和应用持续增长,已经成为各种电子设备的核心组成部分。由于缺陷尺度较小的问题以及检测模型轻便嵌入便携式设备的需求,印刷电路板图像的自动缺陷检测是一项具有挑战性的任务。为了满足智能制造和使用中对高质量印刷电路板产品日益增长的需求,提出一种基于YOLOv8的印刷电路板缺陷检测改进方法。首先,采用轻量级网络MobileViT作为主干网络,减小模型体积和计算量。其次,引入Triplet Attention模块,增强张量中不同维度间特征的捕捉能力。最后,将边界框损失函数替换为LMPDIoU,直接最小化预测框与实际标注框之间的左上角和右下角点距离。实验表明:改进后的检测模型能够在拥有极小参数量的同时保证小尺寸缺陷检测精度较高,模型参数量降低率为89.38%,满足轻便嵌入便携式检测设备和计算机资源受限的场景应用,证实了在印刷电路板缺陷检测领域具有良好的应用前景。

基于相关性分离的逻辑电路敏感门定位算法

随着CMOS器件特征尺寸进入纳米量级,因高能粒子辐射等造成的电路失效问题日益严重,给电路可靠性带来严峻挑战。现阶段,准确评估集成电路可靠性,并以此为依据对电路进行容错加固,以提高电路系统可靠性变得刻不容缓。然而,由于逻辑电路中存在大量扇出重汇聚结构,由此引发的信号相关性导致可靠性评估与敏感单元定位面临困难。该文提出一种基于相关性分离的逻辑电路敏感门定位算法。先将电路划分为多个独立电路结构(ICS);以ICS为基本单元分析故障传播及信号相关性影响;再利用相关性分离后的电路模块和反向搜索算法精准定位逻辑电路敏感门单元;最后综合考虑面向输入向量空间的敏感门定位及针对性容错加固。实验结果表明,所提算法能准确、高效地定位逻辑电路敏感单元,适用于大规模及超大规模电路的可靠性评估与高效容错设计。

浅析射频SiP多物理场耦合分析关键技术

射频系统级封装(SiP)的多物理场耦合分析问题已经成为限制其可靠性提升的关键因素。当前,射频SiP的多物理场耦合分析内容主要包括模型建立和数值算法,然而,模型建立方法以及算法的适用性与选择方法是一大难点。同时随着物理场和射频SiP模型复杂度的不断提高和计算需求的不断攀升,现有部分分析方法存在计算量大、适配不佳等问题亟待优化。本文对多物理场模型的建立方法及射频SiP关键物理场单场和耦合场方程进行了总结归纳,从方法特点和适用条件两个方面对有网格与无网格四种数值算法展开阐述,同时列举了若干种多物理场耦合优化方法,从建模、求解和耦合方式的角度为实现简化建模、加速计算、优化结果等目标提供了方法和建议,可以为射频SiP的多物理场耦合分析和改进工作提供参考。

随机波动驱动的异步元胞自动机及其计算通用性

元胞自动机被广泛认为是基于分子自组装技术制造量子计算机、纳米计算机的基本架构,而元胞自动机的复杂度直接影响其并行分布式计算效率以及物理实现的可行性.现有复杂度最低的异步元胞自动机使用3个元胞状态和3条变迁规则能够构造所有逻辑电路,具备与图灵机等价的计算通用性(图灵通用性).为进一步降低通用异步元胞自动机的复杂度,本文提出新型电路元件以及基于该元件的逻辑电路设计方法.不同于同步电路的逻辑门元件,新型电路元件能够有效处理信号的随机波动,对单电子隧道晶体管等纳米材料技术有积极的应用价值.据此,本文提出新的异步元胞自动机模型,该模型仅需3个元胞状态和2条规则,比现有的通用模型复杂度低.除图灵通用性外,本文通过设计大规模分布式逻辑电路,进一步证明所提的异步元胞自动机具备与所有同步元胞自动机同等的计算能力.

基于PXI标准的功率器件总剂量效应测试系统研制

设计了一款针对功率器件的总剂量效应测试系统。该系统基于外围组件互连(PXI)扩展主机系统,设计了测试板卡,并通过设计不同工艺的半导体功率器件测试工装,实现功率器件的批量自动化测试。结果表明,氮化镓工艺的功率器件的耐总剂量效应优于硅和碳化硅工艺的功率器件的。

适配PAICORE2.0的硬件编码转帧加速单元设计

为了解决北京大学脉冲神经网络芯片PAICORE2.0类脑终端系统中软件编码和转帧过程速度较慢的问题,提出一种硬件加速方法。通过增加硬件加速单元,将Xilinx ZYNQ的处理系统PS端串行执行的软件编码转帧过程转移到可编程逻辑PL端的数据通路中流水化并行执行。硬件加速单元主要包含高度并行的卷积单元、参数化的脉冲神经元和位宽平衡数据缓冲区等。实验结果表明,该方法在几乎不增加数据通路传输延迟的前提下,可以消除软件编码和转帧过程的时间开销。在CIFAR-10图像分类的例子中,与软件编码和转帧方法相比,硬件编码转帧模块仅增加9.3%的LUT、3.7%的BRAM、2.6%的FF、0.9%的LUTRAM、14.9%的DSP以及14.6%的功耗,却能够实现约8.72倍的推理速度提升。

近存计算架构AI芯片中子单粒子效应

利用中国散裂中子源大气中子辐照谱仪,对某款16 nm FinFET工艺制造的近存计算架构人工智能AI芯片进行了大气中子单粒子效应辐照测试研究.辐照测试中,在累积中子注量为1.51×10^(10)n/cm^(2)(1 MeV以上)情况下,共探测到5类共计35个软错误,尤其是探测到不同于传统冯诺伊曼架构芯片单粒子效应的计算与存储单元同时发生单粒子效应新现象.基于所探测到的两类功能单元同时单粒子效应新现象,结合蒙特卡罗仿真模拟,初步给出了近存计算架构AI芯片内物理布局上,核心功能单元间可降低同时发生单粒子效应的安全间距建议.该研究为进一步探究非传统冯诺伊曼架构芯片单粒子效应提供了参考与借鉴.

Cu_(6)Sn_(5)纳米颗粒对SAC3005/Cu焊点形貌和性能的影响

研究了添加Cu_(6)Sn_(5)纳米颗粒对SAC3005焊料焊点金属间化合物的形貌和性能的影响。采用湿化学法制备Cu_(6)Sn_(5)纳米颗粒,将Cu_(6)Sn_(5)纳米颗粒添加到SAC3005焊料中,经回流焊后,制备SAC3005-xCu_(6)Sn_(5)(x=0%,0.12%,0.18%,质量分数)复合焊点。采用金相显微镜对焊点的横断面进行观察,对焊点的横断面金属间化合物(IMCs)进行测量。采用ANSYS有限元软件对界面IMCs模型进行模拟,分析印刷电路板(PCB板)焊点失效机理。结果表明:添加Cu_(6)Sn_(5)纳米颗粒改性SAC3005/Cu焊点后的IMCs层厚度变薄。Cu_(6)Sn_(5)纳米颗粒的加入抑制了回流焊接过程中IMCs的生长,提高了焊点的可靠性。Cu_(6)Sn_(5)纳米颗粒的添加阻碍了Sn原子和Cu原子在界面处的扩散,抑制了Cu_(6)Sn_(5)IMCs的生长。添加质量分数为0.12%的Cu_(6)Sn_(5)纳米颗粒时抑制效果最好。焊点界面Cu_(6)Sn_(5)层和Cu_(3)Sn层是应力应变集中的地方,焊点交界处为焊点服役过程中的薄弱环节。

基于铝镓砷微环谐振腔的集成量子频率梳

南京电子器件研究所基于自主工艺平台设计并成功研制了铝镓砷(AlGaAs)微环谐振腔量子频率梳芯片(如图1所示),得益于高非线性系数的AlGaAs微环谐振腔结构可实现高亮度的量子光源。该器件最高品质因子(Q)为1.3×10^(5),平均自由光谱范围(Free spectral range,FSR)为201 GHz(如图2所示),覆盖在C波段100 nm光谱范围,可提供大于25对量子关联光子对输出,测量1553.97 nm关联光子单计数(如图3所示)和符合计数,得到光谱亮度为2.1×10^(7)Hz/(mW^(2)·nm),符合偶然比(Coincidence to accidental ratio,CAR)为262(如图4所示),该研究为实现可扩展、全集成的低成本光量子网络及光量子精密测量提供了高亮度的集成量子频率梳光源。

基于加法树压缩和乘数编码优化的乘法器设计

定点乘法器是现代信号处理常用的运算单元之一,其整体性能直接决定了系统的竞争力。为了乘法器的计算效率,设计了一种新型高能效有符号数乘法器,使用基4-Booth编码,减少了一半的部分积;另外使用直接求相反数的方法代替传统的取反加一求相反数的方法,使得部分积阵列比特数减少且形状规整,易于压缩。提出的3-2压缩器和半加器相混合的新型树型压缩结构硬件资源开销优化明显,对比现有的乘法器异或门数量下降了14%,二选一选择器数量下降了31%,总面积减少了50%,计算效率大大提高。

一种低温度系数高阶补偿基准电压电路设计

基准电压对模拟系统的性能与精度有着至关重要的影响.一般的曲率补偿仅能消除与温度相关的二阶项,难以满足某些电路对高精度的要求.现有的电路存在温度系数较高的问题,亟须对更高阶进行补偿.本文提出了一种新的高阶曲率补偿方法,通过利用CMOS晶体管亚阈值特性设计,成功实现了一种低温度系数电压基准电路.该方法首先利用两个不同温度系数的电流流过相同的亚阈值区CMOS晶体管,产生两个具有不同温度特性的栅源电压.然后,通过对这两个不同温度特性的栅源电压进行相减,产生对数电压,并与一阶补偿电压进行加权叠加,从而实现高阶补偿.为了提高电源抑制比(PSRR),该电路采用了高增益负反馈回路,避免了传统电压基准电路中放大器的使用,进一步地降低了功耗.本设计基于0.18μm CMOS工艺,在Cadence软件下完成电路设计、版图设计与仿真验证.仿真结果显示,该电路正常工作电压范围为1.6~3 V,在2 V的工作电压下,基准电压输出295 mV,在-45~125℃范围内温度系数为1.26 ppm/℃,PSRR为51.1 dB@1 kHz,最大静态电流为8.9μA.结果表明,该基准电压电路能够满足高精度集成电路系统的需求.