多层堆叠中晶圆级金金键合的可靠性提升

基于电学互联的贯穿硅通孔技术和高精度金金圆片键合技术,开发了一套可应用于制备三维集成射频(RF)收发系统的工艺,并利用反应离子刻蚀机(RIE)中氧气加六氟化硫的键合前处理技术解决了多层堆叠中键合强度较弱的问题。经过扫描电镜(SEM)观察和分析,键合强度弱确认为芯片贴装过程中晶圆表面沾污所致。传统的湿法前处理有一定的局限性,氧气等离子体方法去污能力较弱,均无法用于去除遗留的沾污。利用反应离子刻蚀机氧气加六氟化硫的前处理方式进行键合前处理,不仅增强了去污能力,而且将旧金表面低活性的金层去除,露出干净、活性高的新金表面,有效提升了金金键合的强度,为多层金金键合提供了一种有效的键合前处理方法。

镍钯金表面引线键合工艺的可靠性及应用

通过模拟前道工序的实际装配环境,研究了镀镍钯金基板在不同工况条件和不同钯/金层厚度情况下对表面键合强度的影响。结果表明,通过280℃高温回流后,镀层表面会出现少量Cu元素,但对键合强度影响不大。Au/Pd镀层厚度增加均有利于提高可键合性。在本文的镀层体系中,均可完成高可靠性键合。通过150±3℃,168 h的高温贮存试验表明,Pd和Au界面均可作为键合界面,高温贮存前后平均键合强度均在11 cN以上,满足标准且非常稳定。

基于空频特征融合的双流晶圆缺陷分类网络

晶圆缺陷模式分类在晶圆制造过程中扮演着至关重要的角色,准确识别晶圆缺陷能够确定缺陷产生的根本原因,进而定位生产流程中的问题。然而,现有深度学习晶圆缺陷分类方法仅从空间域或者频率域出发进行网络设计,未能实现空频信息的相互补充与融合,限制了晶圆缺陷分类准确性的进一步提高。针对这一问题,提出了一种基于空间域和频率域特征融合的双流晶圆缺陷分类网络—SFWD-Net。该网络利用提出的多尺度特征提取卷积模块和多视角注意力模块构成空间流分支提取晶圆图的空间信息,利用离散小波变换构成频率流分支提取晶圆图的频率信息,空频信息融合后再进行缺陷分类。在大规模半导体晶圆图数据集WM-811K的实验证明,SFWD-Net由于同时从空间域和频率域出发进行网络设计,其分类准确度达到99.2992%,优于其他5种先进方法,能够显著提高晶圆缺陷分类的精度。

一种基于局部间断Galerkin方法的IC互连线电容提取策略

求解椭圆方程的局部间断Galerkin(LDG)方法具有精度高、并行效率高的优点,且能适用于各种网格。文章提出采用LDG方法来求解IC版图中电势分布函数满足的Laplace方程,从而给出了一个提取互连线电容的新方法。该问题的求解区域需要在矩形区域内部去掉数量不等的导体区域,在这种特殊的计算区域上,通过数值测试验证了LDG方法能达到理论的收敛阶。随着芯片制造工艺的发展,导体尺寸和间距也越来越小,给数值模拟带来新的问题。文章采用倍增网格剖分方法,大幅减小了计算单元数。对包含不同数量和形状导体的七个电路版图,用新方法提取互连线电容,得到的结果与商业工具给出的结果非常接近,表明了新方法的有效性。

基于TSV技术的硅基高压电容器

以微机电系统(MEMS)工艺设计并制作了一种基于TSV技术的高压电容器。给出了电容器的结构形式,理论分析计算了电容器的容值参数,设计得到了容值为2 nF,芯片尺寸为2 mm×2 mm×0.3 mm的硅基电容器。提出一套MEMS工艺的硅基电容器的制作流程,实现了电容器的工艺制作及测试。测试结果表明,获得的高压电容器的容值与设计值基本一致,击穿电压可以达到280 V。硅基高压电容器具有电容密度高、一致性好、易生产的特点,适合高压电子系统的应用发展需求。

倒装集成电路可靠性研究

随着封装技术的发展,倒装焊技术在集成电路领域的应用日益广泛,其可靠性问题也受到了更多的关注。本文深入探讨了倒装集成电路的结构特点、失效模式,并对关键工艺过程进行了系统分析。通过工艺试验方法的研究和试验验证,提出了倒装集成电路的工艺过程试验检验要求,并对X射线和超声检测的判据进行了试验确认。

高密度BGA器件焊点脱焊分析及预防研究

针对航空电子产品印制板组件焊点脱焊问题,以高密度BGA器件为研究对象,分析了导致焊点脱焊的主要原因,在于产品结构设计和工艺设计不当导致的应变应力及产品服役过程中的机械振动、热循环应力,其次是焊接过程中的不良特性。本文针对性提出了相关预防措施,并指明了下一步技术研究的工作方向。

混合基板表面前处理工艺研究

基于氮化铝高温共烧陶瓷(High Temperature Co-fired Ceramics,HTCC)厚薄膜混合基板的结构特点和工艺流程,通过探究分析混合基板表面研磨抛光后的微观状态,文中揭示了抛光后基板表面富氮疏松层的存在及附着力下降的机理,研究和优化了氮化铝HTCC厚薄膜混合基板制造工艺,创新性地在前处理工艺中增加离子束刻蚀处理,从而有效消除了基板表面抛光引入的疏松层和表面残留的有机物污染,为表面薄膜布线提供了良好的界面。经过优化前处理工艺的基板表面导体附着力得到大幅提升,制作出的混合基板全部通过3M610附着力胶带考核,表面导体焊接拉脱附着力超过79.43 N,有效解决了混合基板工程化应用过程出现的导体膜层脱膜问题。

ACF-COG芯片互连电阻建模与工艺参数优化

玻璃覆晶封装技术是液晶显示器生产过程中的核心技术,主要采用热固性固化胶和若干导电颗粒组成各向异性导电胶膜倒装实现互连,而互连后的芯片电阻是材料选择与工艺参数的重要评估指标。本文旨在建立芯片互连电阻仿真体系并探究相同导电颗粒分布下芯片封装的最优工艺参数。首先,通过大量实验获取采用CP6530ID型号各向异性导电胶膜的芯片在不同工艺参数下的凸点互连电阻及凸点捕捉到的导电颗粒数目,并对实验数据进行统计分析。其次,在数值模拟实验中,为模拟键合温度与压力的耦合方式,采用顺序热力耦合方法。在得到热力耦合场下CP6530ID型号各向异性导电胶膜中导电颗粒的形变量后,通过建立的导电颗粒互连电阻的数学模型算出芯片互连电阻,将互连电阻计算结果与实验结果对比,验证仿真结果的有效性及对实验的指导意义。最后,将生产商索尼化学公司推荐的封装工艺参数范围作为优化起点,对随机化导电颗粒分布情况进行仿真,以仿真结果为参考探究芯片封装的最优工艺参数。在实现芯片有效封装的前提下,仿真结果显示,键合温度为190℃、键合压力为100MPa时,芯片互连电阻最小。芯片封装过程中,压力对互连电阻起决定性作用,温度对互连电阻的影响较为微弱。就压力因子而言,在不考虑导电颗粒被压裂的情况下,压力越大,最后形成的互连电阻越小;温度越高,导电颗粒的热膨胀越剧烈,导致互连电阻越大。

热循环条件下BGA叠层焊点可靠性研究及参数优化

构建叠层焊点最优结构参数,提高BGA叠层焊点热循环条件下的可靠性具有重要的意义。建立有限元模型,分析叠层焊点在热循环条件下应力应变,运用田口正交法和曲面响应法,将焊点的高度、直径、间距、阵列作为实验设计的变量,关键焊点最大等效塑性应变作为优化目标。结果表明:焊点阵列对优化目标的影响权重最大,优化后的BGA叠层焊点结构参数如下,田口正交法:单层焊点高度为0.38 mm,焊点间距为0.55 mm,焊点直径为0.44 mm,焊点阵列为8×8;曲面响应法:单层焊点高度为0.387 mm,焊点间距为0.573 mm,焊点直径为0.446 mm,焊点阵列为8×8。对优化前后的寿命进行预测,优化后的叠层焊点寿命约是优化前的3.75倍。

研磨型AlN基板表面腐蚀对AlN-AMB覆铜板剥离强度的影响

为了解决研磨型氮化铝(AlN)基板制备的氮化铝活性金属钎焊(AlN-AMB)覆铜板剥离强度低的问题,采用浓度为0.25 mol/L的NaOH水溶液,在50℃条件下,对研磨型AlN基板表面进行腐蚀,开展腐蚀前后AlN基板表面微观形貌及AlN-AMB覆铜板界面剥离强度等的对比探究。结果表明,研磨型AlN基板表面存在大量破碎晶粒和微裂纹,所制备的AlN-AMB覆铜板气孔率较高,界面剥离强度只有5.787 N/mm。腐蚀可有效去除其表面破碎晶粒和微裂纹,提升AlN基板表面致密度和一致性。采用35 min腐蚀AlN基板制备的AlN-AMB覆铜板气孔率大幅降低,剥离强度提升至10.632 N/mm,相比处理前提升了83.7%。

基于PFMEA的集成电路芯片银导电胶粘接工艺可靠性研究

微电子封装中,芯片银导电胶粘接工艺的质量会直接影响集成电路的可靠性。针对银导电胶粘接工艺的可靠性问题,本文提出了一种基于PFMEA的芯片粘接工艺风险识别方法,通过开展潜在失效模式分析,找到了芯片粘接工艺中的高风险环节,并制定了相应控制方法,有效提升了芯片粘接工艺质量,为微电子封装工艺开展PFMEA分析提供参考依据。

8寸CMP设备对小尺寸镀铜InP晶圆的工艺开发

为了实现在8寸化学机械抛光设备上进行小尺寸镀铜InP晶圆的减薄抛光工作,提高设备的兼容性,缩减工艺步骤,减少过多操作导致InP晶圆出现裂纹暗伤和表面颗粒增加等问题,自制特殊模具,使小尺寸InP晶圆在8寸化学机械抛光设备上进行加工,再根据InP晶圆易碎的缺陷问题,通过调整设备的抛光头压力、转速和抛光垫的转速等相关工艺参数,使其满足后续键合工艺的相关需求。实验结果表明:在使用特殊模具下,当抛光头的压力调整为20.684 kPa、抛光头与抛光垫的转速分别为:93 r/min和87 r/min时,InP晶圆的表面粗糙度达到:Ra≤1 nm;表面铜层的去除速率达到3857×10^(-10)/min;后续与8寸晶圆的键合避免键合位置出现空洞等缺陷,实现2寸InP晶圆在8寸设备上的CMP工艺,大大降低了CMP工艺成本,同时避免晶圆在转移过程中出现表面颗粒度增加和划伤的情况,实现了InP晶圆与Si晶圆的异质键合及Cu互连工艺。

基于硅基晶圆级封装模组技术的W波段T/R组件

碳传统的W波段T/R组件需要将复杂精密的波导机械结构和精巧的耦合探针以及高频芯片一体化集成。该类组件的工程制造中将面临气密性、工艺复杂性以及多芯片组装良率的挑战。随着W波段复杂组件的工程化需求激增,对于W波段组件的可制造性提出更高要求。南京电子器件研究所通过采用先进的硅基半导体集成工艺,将高性能的化合物芯片、硅芯片等多种工艺制程的芯片集成到硅基晶圆上,再利用硅基三维刻蚀工艺制作波导结构,实现高性能的W波段硅基晶圆级封装集成模组制造。如图1所示,基于硅基晶圆级封装模组技术的W波段T/R组件具有良好的电性能。

基于选区外延法的单片异质集成GaN/Si的研究

将GaN器件与Si集成电路进行单片异质集成是当前微电子领域的前沿研究方向之一,而直接从材料定义系统的选区外延法是其中最具潜力的技术途径。针对选区外延法的实施过程中,选区外延GaN的高温过程会严重影响已制Si集成电路功能的问题,提出一种MOSFET沟道热扩裕量预留技术,并通过理论分析和仿真实验验证了该技术的可行性与有效性。研究结果克服了选区外延法的固有缺陷,能够在实现GaN/Si单片异质集成的同时,保障Si集成电路的功能,为单片异质集成GaN/Si技术的发展提供了有益新思路。

一种高精度快速激光修调方案设计

在激光修调过程中,激光的修调路径和控制策略是影响修调精度和修调速度的关键因素,而常规激光修调方案难以同时满足高精度和快速修调。因此,提出了一种高精度快速激光修调方案,使用“离散+连续”结构的金属薄膜电阻图形提高修调效率和可靠性;利用阶梯形的激光修调路径提升修调精度;采用动态测试步长的控制策略提高修调速度。采用上述方案对60个金属薄膜电阻样品进行激光修调,结果表明:修调精度可达0.004%,平均测试步长为2.53,验证了所提出的修调方案可有效提升修调精度和修调速度。进一步将该方案应用在200个温度传感器芯片的校准中,结果表明200个温度传感器芯片的测温误差均校准至±0.2℃以内,平均测试步长为6.29。

基于硅基过滤片的精子优选芯片设计与优化

利用半导体工艺技术构建了一种基于硅基过滤片的精子优选微流控芯片,具有高活力的精子会克服重力,在微孔的引导下游向精子收集池。分别在7,15,30,60 min对收集池中的精子取样,采用计算机辅助精子分析(CASA)系统进行精液常规检测、精子形态学和DNA碎片分析;对硅基过滤片的孔间距和筛选时间进行了优化。结果表明:6μm孔间距和15 min筛选时间为最佳的精子优选方案。所构建的基于硅基过滤片的精子优选芯片,可以有效优选出具有高活力且DNA完整性和形态正常率较高的精子。芯片精液吞吐量大,活动精子回收率较高,有一定的临床价值,同时提供了一种简单易操作的标准化精子优选流程。

3D封装玻璃通孔高频特性分析与优化

建立了3D封装玻璃通孔(TGV)电磁仿真分析模型,对TGV高频信号特性进行了分析,得到了回波损耗S11仿真结果,并研究了信号频率、通孔类型、通孔最大直径、通孔高度、通孔最小直径对S11的影响。选取TGV关键结构通孔最大直径、通孔高度、通孔最小直径尺寸为设计参数,以TGV在信号频率10 GHz下的S11作为目标值,采用响应曲面法,设计17组试验进行仿真,并拟合了TGV S11与其关键结构参数的关系模型。结合遗传算法对拟合模型进行优化,得到TGV S11最优的组合参数:通孔最大直径65μm、通孔高度360μm、通孔最小直径尺寸44μm。对最优组合参数进行验证,发现最优参数组合仿真结果较基本模型S11减小了1.593 5 dB,实现了TGV的结构优化。

电子束光刻中邻近效应校正的几种方法

本文简要介绍了限制电子束光刻分辨率的主要因素之一—邻近效应的产生机制,列举了校正邻近效应的GHOST法、图形区密集度分布法和掩模图形形状改变法,介绍了每种方法的原理、步骤和效果,比较了它们各自的优缺点。

基于分子动力学的氮化镓/石墨烯/金刚石界面热导研究

为解决氮化镓芯片散热问题,采用非平衡分子动力学法,研究工作温度、界面尺寸、缺陷率及缺陷类型对氮化镓/石墨烯/金刚石异质界面热导的影响,通过计算声子态密度和声子参与率,分析界面热传导机理.研究发现,在100—500 K范围内,温度升高使界面热导增大2.1倍,重叠因子随温度增加而增加,界面间声子耦合程度增强,界面热导相应增大.当氮化镓层数从10层增加到26层时,界面热导降低75%,分析认为是界面声子耦合程度下降导致.另外,添加5层石墨烯会导致界面热导降低74%,分析认为是声子局域化程度加重造成;当缺陷率从0增大到10%时,金刚石碳原子缺陷使界面热导提高40%,缺陷散射增加低频声子数量,改善界面热传导;但镓、氮和石墨烯碳原子缺陷会加重声子局域化程度,均导致界面热导降低.研究结果有助于提升氮化镓芯片散热性能,同时对高可靠性氮化镓器件设计具有指导意义。