基于相关性分离的逻辑电路敏感门定位算法

随着CMOS器件特征尺寸进入纳米量级,因高能粒子辐射等造成的电路失效问题日益严重,给电路可靠性带来严峻挑战。现阶段,准确评估集成电路可靠性,并以此为依据对电路进行容错加固,以提高电路系统可靠性变得刻不容缓。然而,由于逻辑电路中存在大量扇出重汇聚结构,由此引发的信号相关性导致可靠性评估与敏感单元定位面临困难。该文提出一种基于相关性分离的逻辑电路敏感门定位算法。先将电路划分为多个独立电路结构(ICS);以ICS为基本单元分析故障传播及信号相关性影响;再利用相关性分离后的电路模块和反向搜索算法精准定位逻辑电路敏感门单元;最后综合考虑面向输入向量空间的敏感门定位及针对性容错加固。实验结果表明,所提算法能准确、高效地定位逻辑电路敏感单元,适用于大规模及超大规模电路的可靠性评估与高效容错设计。

基于改进开关可调电容的宽调谐太赫兹频率源设计

针对太赫兹频率源调谐范围窄的问题,基于普通PMOS可变电容设计了一种改进的开关可调电容,实现了电容变化的单调性,并基于该电容结合衬底调谐方式设计了一种宽调谐范围、高输出功率的压控振荡器(Voltage-controlled oscillator, VCO)。将设计的VCO结合二倍频器实现了一种工作在太赫兹频段的,具有较宽调谐范围及较高输出功率的太赫兹频率源。使用40 nm CMOS工艺设计的太赫兹频率源输出频率为146.3~168.5 GHz,调谐范围14.1%,并同时具有最高1.3 dBm的输出功率,其在10 MHz频偏处的相位噪声最优为-105.52 dBc/Hz。

高精度电压电流转换电路中电流镜校准技术

电流镜输出误差主要由3个不同失配源造成:漏源电压(V_(DS)),阈值电压(V_(th)),跨导系数(β)。其中,第一项V_(DS)失配通常是由有限输出阻抗引起的确定性误差,该误差可以通过使用级联结构以及增益提升技术避免,后两项V_(th)和β失配是由工艺引起的随机性误差。为解决电流镜因工艺失配现象导致的电压电流(Voltage to Current)转换电路精度、线性度较差的问题,提出了一种动态元件匹配(Dynamic Element Match,DEM)以及修调技术(TRIM)相结合的电流镜校准方法,该方法使用TRIM技术将待校准输出电流镜支路和基准电流镜支路之间的误差电流,通过电容与MOS管转换成校准电流后反馈流入待校准输出电流镜支路完成校准,并通过DEM技术切换多条待校准输出电流镜支路完成校准的同时使输出误差平均化。本文采用SMIC 0.18μm BCD工艺对所提出的V-I转换电路进行了电路设计,仿真结果表明,V-I转换电路的输出电流的失配误差从0.12%下降到了0.03%,有效位数ENOB达到了11.2 bit,总谐波失真THD为−72.6 dB。

基于优化矩阵扰动分析的模拟电路故障诊断

在现有的模拟电路故障诊断算法中,人工智能故障诊断算法训练数据量大、训练时间长,且难以实现参数辨识。传统电路分析方法所需测试点多,计算复杂。基于此,提出了一种基于优化矩阵扰动分析的模拟电路故障诊断算法。首先,采用拉普拉斯(Laplace)算子卷积被测电路的输出响应矩阵,从而增强矩阵元素与电路元件参数之间的扰动规律。其次,选取矩阵的迹和谱半径作为故障特征,并利用这种扰动规律建立矩阵模型。然后,利用改进的诊断算法,在Sallen_Key带通滤波器电路和跳蛙低通滤波器电路上进行实例验证。结果表明,所提方法在仅使用一个测点的情况下,可实现故障元件的参数辨识。其故障诊断率达100%,参数辨识误差控制在1%内,且计算时间控制在毫秒级别。因此该方法容易实现在线测试,且适用于要求高定位准确率、高精度参数辨识的场合。

一种高共模电压集成差分放大器的设计

针对差分放大器芯片国产化的需求,基于兼容金属薄膜电阻40 V双极工艺,设计一款高共模抑制比(Common Mode Rejection Ratio,CMRR)、±120 V共模输入电压的集成差分放大器。文章介绍了高共模电压差分放大器的基本原理和结构组成,分析了差分放大器的设计难点,分别为共模抑制比、输入失调电流以及增益误差,采用片内集成金属薄膜电阻结合激光在线修调技术实现高共模抑制比、通过改进型的基极电流补偿结构降低了输入失调电流,减少输入失调电流对电路采样精度的影响,采用改进型达林顿管提高放大器的开环增益,降低放大器的增益误差。整体芯片尺寸为2.82 mm×2.02 mm,采用±15 V双电源供电,静态电流为1.36 mA。流片后的测试结果表明:差分放大器在正常供电时,共模抑制比达到85 dB,输入失调电流仅为84 pA,失调电流的补偿精度达到98.1%,增益误差为0.02%。

应用于锂电池SOC估计的PCNN_LSTM硬件加速器设计

为了克服传统的锂电池状态估计效果差、计算效率低和能效低等问题,提出一种应用于锂电池荷电状态(Stateof Charge,SOC)估计的PCNN_LSTM算法与硬件加速器设计。该算法结合了卷积神经网络和长短期记忆神经网络的特点,可以提取输入数据的空间特征和时间特征,从而实现更准确的估计效果。为了进一步提高计算效率,设计了基于现场可编程逻辑门阵列(FPGA)的硬件加速器。该加速器利用FPGA的并行计算和片上存储特性,通过并行流水和模块折叠复用的方式来优化卷积运算和矩阵乘法,采用分段线性拟合和移位的方式实现激活函数模块,以及采用分时复用策略实现element_wise模块。在保证精度的同时,有效减少了硬件资源的消耗,提高了整体性能。实验结果表明,在Zynq UltraScale+MPSoC ZCU102 FPGA上实现了一个输入时钟频率为100 MHz的PCNN-LSTM加速器,其峰值吞吐量为75.84GOP/s,能效比为60.915GOP/W。

一种低温漂低压差的带隙基准电压源设计

在传统Brokaw型带隙基准电压源结构的基础上,添加了一种电阻温度补偿网络,利用不同温度系数电阻的温度特性,实现了带隙基准电压源的高阶温度补偿,提高了带隙基准电压源的温度稳定性;通过添加低压差输出结构,扩展了带隙基准电压源在不同电压输入情况下的应用区间。仿真结果表明:在-45~155℃的温度范围内、5.1 V电源电压下,温度系数为3.96×10^(-6) V/℃,电源抑制比为-78 dB,输出压差低至100 mV左右。

模拟电子电路的两端口网络阻抗等效变换

“模拟电子技术”中的很多基本电路都可视为三端子两端口网络。在学习过程中,为有效分析其输入-输出特性,往往需要对其进行输入回路和输出回路的拆分式解耦等效分析,而阻抗参数等效变换成为一大难点。基于电路理论基础知识,对三端子两端口网络的串联式和并联式阻抗参数等效变换进行了详细推导,并将所提的参数等效变换方法应用于三个典型模拟电路的特性分析,有效简化了电路分析过程。

基于ATE的可编程SiP器件测试

分析了SiP器件内部数字芯片FPGA和模拟芯片ADC/DAC的主要电气参数及性能参数,明确了SiP器件的测试内容和方法。使用Altium Designer软件设计SiP6117M信号处理器专用测试板,结合测试需求、测试流程以及芯片具体参数提出设计目标,完成原理图设计、PCB设计、制板和调试工作。基于Ultra Flex测试机台和设计完成的测试板搭建SiP6117M模块的测试平台,运用Verilog语言编写FPGA配置程序及测试程序,并通过JTAG接口对FPGA进行配置。开发Ultra Flex测试程序对测试过程进行控制,实现了对SiP器件主要功能和性能参数的测试。

基于模块化的FPGA局部动态重构设计与实现

针对软件无线电设计理念,提出一种基于模块化的逻辑处理资源可重构方法,主要研究现场可编程门阵列(FPGA)局部动态重构设计与实现方法。重点描述了三种动态可重构功能的设计方法及实现流程,并对系统的局部动态重构进行了实验验证。通过实验表明,该架构的FPGA局部动态重构速度快、可靠性高,满足平台动态加载多种波形的需求。

一种超低失调集成运算放大器的设计与实现

基于双极型工艺设计了一种超低失调集成运算放大器。通过在差分输入级的有源负载处设计电阻修调网络来调整失调电压,并针对基极电流补偿不可控的问题设计了可修调的基极电流补偿结构来降低偏置电流,利用激光修调技术减小基极补偿结构引入的随机失调,有效改善了输入级失调。增益级采用结型场效应晶体管(JFET)差分对管以获得高增益,输出级采用全npn晶体管的乙类输出结构可满足大功率输出需求。芯片实测数据表明:在全温度范围内,失调电压最大为-25.3μV,失调电压温漂为0.025μV/℃,输入偏置电流为-3.535 nA,输入失调电流为-0.825 nA。实现了超低的失调电压、电流和温漂。

基于近似计算技术的多级逻辑电路面积优化

针对现有多级逻辑近似优化算法在大型电路优化时无法较好兼顾优化效果与算法速度的问题,提出一种基于常量替换的多级逻辑电路面积优化算法。该算法通过在与非图(AIG)中引入节点输出距离、常量传输距离等参数,并结合提出的多扇出节点常量替换过程中错误率控制方法,在全局范围内提取合适替换的候选节点集和每个候选节点输出的常量替换值;同时,通过根据电路规模选取不同的错误率计算方法等策略,实现了错误率约束下的多级逻辑电路面积近似优化并使算法速度得到提高。所提算法用C语言和ABC内置命令编程实现,使用EPFL及MCNC电路进行测试。实验结果表明:所提算法与已提出的常量替换方法相比,面积优化效果提升48.77%;相较于近似关心集重代换的近似逻辑综合(ALSRAC)优化算法,所提算法在面积优化和运算时间上分别有1.28%和60.91%的提升。

高精度低功耗噪声整形SAR ADC设计

针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

一种双运放指数型电压驱动器设计

采用双运放设计了一种指数型电压驱动电路,该电路的特点是不论电路的初始状态如何,都可以随着时间推移以指数函数的形式收敛至目标电压数值,和单运放组成的跟随器电路相比,兼具运放跟随器的高驱动能力的同时,对于短时高频的噪声也具有较好的抗噪性,可以作为电源电路或基准源电路的输出驱动使用。

一种低功耗低失调的集成运算放大器

针对高精度、低功耗运放的需求,利用40V双极型工艺设计了一款电源电压为3~30V的低功耗、低失调集成运算放大器。该运放为单片四通道结构,利用一个不完全对称的二级运放,以减小电路的功耗,同时使得输入级失调得到有效改善。并且在输入级加入了一对射极跟随器,增大电路的输入阻抗,使得输入基极电流有效减小。芯片的测试结果表明,在-55~125℃的范围内,平均开环增益可以达到105.998dB,平均失调电压为159.27μV,平均输入偏置电流为-5.787nA,平均输入失调电流为-0.287nA,单个运放的平均电源电流为189.679μA。

一种3×10^(-6)/℃的超低温漂带隙基准源

基于40 V双极型工艺,利用Brokaw型带隙基准源模型,设计了一种宽输入电压范围、超低温漂的带隙基准源。在Brokaw模型的基础上改进核心带隙基准电路设计,使用不同温度系数电阻的补偿方法对基准源的温漂进行二阶补偿;偏置电路使用改进的基极-发射极电压作为电流源,利用电流镜为其他模块提供电流;在钳位运放中引入负反馈,以提高电路的输入电压范围。芯片实测数据表明,在4~36 V的工作电压范围内,2.5 V和3 V输出电压的温漂系数均小于3×10^(-6)/℃;2.5 V和3 V输出电压的线性调整率分别为7.3μV/V和2.5μV/V,实现了超低的温度漂移和线性调整率。

基于偏流补偿的低失调运算放大器的设计

基于双极型工艺,设计了一种具有低输入失调电压、低输入偏置电流的运算放大器。电路结构包含偏置电路、差分输入级电路、中间级电路和输出级电路。差分输入级电路采用共射-共基耦合对,能够降低失调电压,并且采用基极电流补偿结构抵消输入偏置电流在外围电路上所产生的影响,提高电路精度。中间级为整个电路提供增益,并且将双端输入信号转换为单端输出信号。输出级电路为AB类输出级,具有低静态功耗,能够提高电路效率,增大电路带负载能力并为负载提供更多功率。电路采用齐纳修调技术,在封装后对芯片进行修调,避免封装后引入的二次失调。流片后测试结果表明:在±15 V电源电压条件下,输入失调电压≤10μV,输入偏置电流≤3 nA,输入失调电流≤1.5 nA,大信号电压增益≥110 dB。

基于抖频和斜坡补偿的抗EMI振荡器设计

设计了一种应用于开关电源转换器中的抗电磁干扰(Electro-Magnetic Interference,EMI)振荡器,其主要创新在于在开关电源系统中加入了频率抖动且可产生斜坡补偿的时钟信号。产生斜率可调整的三角波电流信号,并将频率抖动模块集成在振荡器内部。该振荡器提高了开关电源稳定性,而且引入了数字辅助的修调技术,对充电电容进行双向调整,消除了工艺带来的误差。该振荡器基于0.18μm BCD(Bipolar CMOS DMOS)工艺,实现了振荡器频率线性切换,振荡器的正常工作频率为1 MHz,最小工作频率为100 kHz,其抖动范围在基础频率的−1.66%~+4.3%,在2.7~5.5 V电源电压范围以及−40~125℃温度范围内,输出频率变化2.45 kHz,变化率为0.245%,占空比偏移0.653 ns,补偿电流峰值偏移0.125 nA,修调范围60.98%。

融合早期时钟流程与CCOpt的时钟树优化

随着集成电路工艺节点的演进,芯片集成规模的不断扩大以及工作频率的提高,传统时钟树综合策略无法满足目前芯片设计的时序要求。时钟协同优化(CCOpt)技术不能有效解决时钟树综合后的绕线拥塞和时钟门控路径的时序优化不佳问题。为此,提出一种融合早期时钟流程和CCOpt技术的时钟树优化方法,通过在标准单元布局阶段提前构建时钟树,对时钟树绕线、时钟单元驱动和间距进行约束,并运用和调控CCOpt的有用偏差技术,对数据和时钟路径同时进行优化来完成时钟树综合。将该方法应用到6 nm工艺下的PCIe模块进行验证,实验结果表明,该方法能有效缓解时钟树综合后的绕线拥塞,最差时序违例值降低了63.6%,时钟门控路径时序优化了20.3%,时钟网络功耗降低了1.54%,整体面积减小1.8%,有效提高了芯片的性能。

一种可暂停的低功耗DMA控制器设计及验证

通过分析直接内存存取(DMA)控制器的工作原理和主要功耗来源,发现其在空闲状态时依然存在功耗较高的问题,为了解决空闲状态功耗损失问题以及满足DMA控制器实际传输过程中可能出现的暂停需求,提出了一种可暂停的低功耗DMA控制器设计方案。采用自适应时钟控制机制,通过加入时钟门控技术,根据DMA数据传输需求动态调整时钟,使DMA引擎模块功耗降低了62%。针对暂停需求,采用了一种可暂停的控制策略,通过加入暂停指令,实现对DMA传输的实时暂停和恢复,提高了DMA控制器的灵活性。为了保证DMA控制器功能的正确性和完备性,采用基于覆盖率驱动验证(CDV)的验证策略,划分DMA控制器的功能点,针对每个功能点编写测试用例,搭建通用验证方法学(UVM)仿真验证平台,进行大量随机测试和定向测试,给出了测试的结果以及完整的覆盖率分析结果。