基于FPGA的MobileNetV1目标检测加速器设计

卷积神经网络是目标检测中的常用算法,但由于卷积神经网络参数量和计算量巨大导致检测速度慢、功耗高,且难以部署到硬件平台,故文中提出一种采用CPU与FPGA融合结构实现MobileNetV1目标检测加速的应用方法。首先,通过设置宽度超参数和分辨率超参数以及网络参数定点化来减少网络模型的参数量和计算量;其次,对卷积层和批量归一化层进行融合,减少网络复杂性,提升网络计算速度;然后,设计一种八通道核间并行卷积计算引擎,每个通道利用行缓存乘法和加法树结构实现卷积运算;最后,利用FPGA并行计算和流水线结构,通过对此八通道卷积计算引擎合理的复用完成三种不同类型的卷积计算,减少硬件资源使用量、降低功耗。实验结果表明,该设计可以对MobileNetV1目标检测进行硬件加速,帧率可达56.7 f/s,功耗仅为0.603 W。

面向商业航天卫星成本效益的三模冗余软错误防护技术:近似计算的实践

三模冗余(TMR)作为如今集成电路可靠性领域中最为常用且有效的软错误加固技术,在满足高容错要求之时,不可避免地牺牲了庞大的硬件损耗。为实现面积、功耗等硬件性能和容错电路加固能力的折中考虑,适应低成本高可靠性加固的时代需求,针对基于近似计算的三模冗余加固技术(ATMR)进行研究,该文提出一种基于近似门单元(ApxLib)的动态调整多目标优化框架(ApxLib+DAMOO)。首先,其基本优化框架采用非支配排序遗传算法(NSGA-Ⅱ)实现,通过极性分析与预创建的近似库对电路实现快速近似。随后,该框架提出动态概率调整和极性扩张两种创新机制,根据可测性分析对遗传算法中门单元的突变概率进行动态更新,对双向门单元进行定向识别和重构,以实现寻优效率和寻优效果的双重优化。实验结果表明,该文提出的优化框架与传统NSGA-Ⅱ相比,在相同硬件损耗下可实现最大10%~20%的额外软错误率(SER)降低,且其执行时间平均降低18.7%。

一种低功耗高稳定性的LDO设计

基于Nuvoton 0.35μm CMOS工艺,设计了一种低功耗、高稳定性、高瞬态响应的无片外电容低压差线性稳压器(LDO)。误差放大器为交叉耦合结构,通过调节耦合对的比例可在低电流下获得相对大带宽和高增益,从而保证系统稳定性。电路基于自适应偏置结构,动态跟随负载电流变化,为前级误差放大器提供偏置电流,提高环路带宽进而提高LDO的瞬态响应。仿真结果表明,LDO的输入范围为1.3~3.3 V,输出电压稳定在1.2 V,压差仅为100 mV;全负载范围内相位裕度(PM)最差为64.4°;负载电流在0.1μA~20 mA跳变时,欠冲电压为71.52 mV、恢复时间为526 ns,过冲电压为90.217 mV、恢复时间为568 ns,最小静态电流为5.17μA。

基于Amdahl定律的异构多核密码处理器能效模型研究

边缘计算安全的资源受限特征及各种新型密码技术的应用,对多核密码处理器的高能效、异构性提出需求,但当前尚缺乏相关的异构多核能效模型研究.本文基于扩展Amdahl定律,引入密码串并特征、异构多核结构、数据准备时间、动态电压频率调节等因素,将核划分空闲、活跃状态,建立异构多核密码处理器的能效模型.MATLAB仿真结果表明,数据准备时间占比小于10%时,对能效的负面影响大幅下降;固定电压,频率缩放会影响能效值大小;处理器核空闲/活跃能耗比例越小,能效值越大.架构上,固定异构核,同构核数量与密码任务最大并行度相等时能效值最大,最佳异构核数可由模型变化参数仿真得到;多任务调度执行上,流水与并发执行有利于能效值的进一步提升.多核密码处理器芯片板级测试结果表明,仿真结果与实测数据相关系数接近1,芯片实测的数据准备时间、电压频率缩放等因素的影响与仿真分析基本一致,验证了所提能效模型的有效性.该文重点从影响能效变化趋势因素上,为多核密码处理器异构、高能效设计提供一定的理论分析基础与建议.

面向边缘计算的可重构CNN协处理器研究与设计

随着深度学习技术的发展,卷积神经网络模型的参数量和计算量急剧增加,极大提高了卷积神经网络算法在边缘侧设备的部署成本。因此,为了降低卷积神经网络算法在边缘侧设备上的部署难度,减小推理时延和能耗开销,该文提出一种面向边缘计算的可重构CNN协处理器结构。基于按通道处理的数据流模式,提出的两级分布式存储方案解决了片上大规模的数据搬移和重构运算时PE单元间的大量数据移动导致的功耗开销和性能下降的问题;为了避免加速阵列中复杂的数据互联网络传播机制,降低控制的复杂度,该文提出一种灵活的本地访存机制和基于地址转换的填充机制,使得协处理器能够灵活实现任意规格的常规卷积、深度可分离卷积、池化和全连接运算,提升了硬件架构的灵活性。本文提出的协处理器包含256个PE运算单元和176 kB的片上私有存储器,在55 nm TT Corner(25°C,1.2 V)的CMOS工艺下进行逻辑综合和布局布线,最高时钟频率能够达到328 MHz,实现面积为4.41 mm^(2)。在320 MHz的工作频率下,该协处理器峰值运算性能为163.8 GOPs,面积效率为37.14GOPs/mm^(2),完成LeNet-5和MobileNet网络的能效分别为210.7 GOPs/W和340.08 GOPs/W,能够满足边缘智能计算场景下的能效和性能需求。

用于SPAD阵列的高速主被动混和淬灭电路

单光子雪崩二极管(Single Photon Avalanche Diode,SPAD)具有响应速度快、抗干扰能力强等优点,具备优异的单光子检测能力,因而在激光雷达、量子通信应用、荧光光谱分析等弱光探测领域得到了广泛应用。在单光子探测成像领域中,为了获得更高的分辨率和更快的扫描探测速度,探测器正朝着大规模阵列化和高度集成化的方向发展,阵列应用要求淬灭电路较小的电路面积。基于盖革模式下SPAD的探测成像应用,建立了雪崩信号检测与淬灭的信号模型,并通过数学分析得到了混和淬灭电路中的最优检测电阻取值,在理论分析基础上对混合淬灭电路的结构和参数进行了设计与优化。根据建模分析结果,设计了一种主被动混合的高速淬灭电路结构,以较小的电路面积实现了雪崩信号快速检测与淬灭。基于TSMC 0.35μm CMOS工艺完成了电路版图的设计与流片。芯片测试结果表明,电路的淬灭时间约为2.9 ns,复位时间为1.75 ns。结合版图面积的占用情况,所设计的电路具有较高的“性价比”,可以满足SPAD阵列型读出电路的需求,具有快速雪崩淬灭和复位的特点。

基于0.18μm SiGe BiCMOS工艺的4GS/s、14 bit数模转换器

基于0.18μm SiGe BiCMOS工艺,设计了超高速高精度数模转换器(DAC),其时钟采样率为4 GS/s、精度为14 bit。为满足4 GHz处理速度,该DAC中所有电路均采用异质结晶体管(HBTs)搭建。为了降低功耗和节约面积,本设计采用10+4分段译码的方式,其中低10位电流舵使用R-2R梯形电阻网络,而高4位使用温度计码结构。仿真结果表明,所设计DAC的DNL、INL分别为0.54 LSB和0.39 LSB,全奈奎斯特频域内的无杂散动态范围均大于82 dBc。在3.3 V和5 V混合电源供电下,整个DAC的平均功耗为2.39 W。芯片总面积为11.22 mm^(2)。

一种使用Flash阵列存储数据的方法研究

在航空航天领域,随着飞行器性能的提升,研制过程中试验所需的数据存储量和数据存储速度也在不断提高。该文基于高速大容量数据存储的目的,利用FPGA的强大数据处理能力,进行Flash存储阵列及流水线管理的设计,并针对Flash阵列坏块检测和突发坏块提出了对应处理方法。通过对不同组合方式的存储阵列速度及存储容量进行研究对比,得到了一种使用Flash阵列进行高速数据存储的设计方法。相较单片存储,设计的存储阵列数据存储容量和速度成倍增加,且存储阵列的有效块利用率在99%以上。

存储体编译和布局协同的片上缓存设计方法

为了提高片上缓存的速度、降低面积和功耗,提出了一种存储体编译和布局协同的片上缓存设计方法。该方法基于存储体在芯片上的不同空间位置预估该存储体的时序余量,分别采用拆分/合并、尺寸调整、阈值替换和长宽比变形等多种配置参数穷举组合进行存储体编译,根据时序余量选择最优的静态随机存取存储器存储体编译配置。将该方法与现有的物理设计步骤集成为一个完整的设计流程。实验结果表明,该方法能够降低约9.9%的功耗,同时缩短7.5%的关键路径延时。

一种基于三角数分解的可配置2-D卷积器优化方法

多尺寸2-D卷积通过特征提取在检测、分类等计算机视觉任务中发挥着重要作用。然而,目前缺少一种高效的可配置2-D卷积器设计方法,这限制了卷积神经网络(CNN)模型在边缘端的部署和应用。该文基于乘法管理以及奇平方数的三角数分解方法,提出一种高性能、高适应性的卷积核尺寸可配置的2-D卷积器。所提2-D卷积器包含一定数量的处理单元(PE)以及相应的控制单元,前者负责运算任务,后者负责管理乘法运算的组合,二者结合以实现不同尺寸的卷积。具体地,首先根据应用场景确定一个奇数列表,列表中为2-D卷积器所支持的尺寸,并利用三角数分解得到对应的三角数列表;其次,根据三角数列表和计算需求,确定PE的总数量;最后,基于以小凑大的方法,确定PE的互连方式,完成电路设计。该可配置2-D卷积器通过Verilog硬件描述语言(HDL)设计实现,由Vivado 2 022.2在XCZU7EG板卡上进行仿真和分析。实验结果表明,相比同类方法,该文所提可配置2-D卷积器,乘法资源利用率得到显著提升,由20%~50%提升至89%,并以514个逻辑单元实现1 500 MB/s的吞吐率,具有广泛的适用性。

一种应用于12 bit SAR ADC C-R混和式DAC

针对ADC中功耗、精度与成本之间相互制约的问题,提出一种应用于12 bitSARADC的混合电容电阻型(C-R)DAC结构。高6位采用温度计编码的电容阵列结构;低6位选择电阻阵列结构。对电路进行非线性分析选取合理的元件尺寸。另外,采用非交叠时钟电路作为开关控制时序,避免开关切换时引起瞬态毛刺导致电容电荷泄露。基于GSMC 95 nm工艺,完成电路、版图设计与仿真,并完成流片测试,DAC版图总面积为317.2μm×262.5μm,流片测试结果表明,DNL的范围为-0.38~+0.44 LSB,INL的范围为-0.73~+0.4 LSB,满足12位ADC的设计要求。

面向可穿戴式的基于LSTM神经网络的智能心音异常诊断芯片

心血管疾病是造成全球死亡人数最多的疾病之一,因此对心血管疾病的预防与提前诊断至关重要。人工听诊技术与计算机心音诊断技术无法满足对心音长时间听诊的需求,因而可穿戴式听诊设备越来越受到关注,但是其具有高精度与低功耗的要求。该文设计了低功耗的面向可穿戴式的基于长短期记忆网络(Long Short-Term Memory, LSTM)的智能心音异常诊断芯片,提出了包括预处理、特征提取以及异常诊断的心音异常诊断系统,并搭建了基于听诊器的心音采集FPGA系统,采用了数据增强的方法解决数据集的不平衡问题。基于预训练模型设计了智能心音异常诊断芯片,在SMIC180 nm工艺下完成了版图设计和MPW流片。后仿真结果表明,智能心音异常诊断芯片的诊断准确率为98.6%,功耗为762μW,面积为3.06 mm×2.45 mm,满足可穿戴式智能心音异常诊断设备的高性能与低功耗的需求。

用于GEM-TPC探测器读出芯片的10 bit20 MSPS SAR ADC设计

随着大面积气体电子倍增器——时间投影室探测器的不断发展,其对读出电子学的密度和集成度要求越来越高。基于180 nm的CMOS工艺设计完成了一款10 bit、20 MSPS的逐次逼近寄存器型模数转换器原型芯片。利用该芯片结合模拟前端模块和数字信号处理器,可实现全数字化的前端读出专用集成电路用于GEM-TPC的读出。该ADC主要由DAC模块、动态比较器模块、异步时钟生成模块和SAR逻辑模块构成。仿真结果表明,输入信号频率为1.836 MHz时,ENOB为8.61 bit,内核功耗约为3.3 mW/Ch。

军用千兆以太网交换芯片的设计与制造

基于以太网交换芯片作为网络核心器件广泛应用于通信领域设计实现了8端口管理型千兆以太网交换芯片。除了实现以太网数据帧交换外,还实现了端口使能、端口保护、链路聚合、端口镜像、速率控制、发送队列调度、缓存访问、软件全局复位等安全和可靠性功能。完成验证和版图设计后在国内65 nm工艺线上完成流片,在国内军封线上完成封装、测试和筛选等制造环节。国产网络设备测试表明:功能满足协议和设计要求,丢包率为0%,吞吐量与理论值一致。该芯片设计、工艺和关键原材料均实现国产化,可应用于船舶、武器装备、航空航天等领域。

面向投票类AI分类器的零冗余存储器容错设计

投票类分类器广泛应用于多种人工智能(Artificial Intelligence,AI)场景,在其电路系统中,用于存储已知样本信息的存储器易受到辐射、物理特性变化等多种效应影响,引发软错误,继而可能导致分类失败。因此,在高安全性领域应用的AI分类器,其存储电路需要进行容错设计。现有存储器容错技术通常采用错误纠正码,但面向AI系统,其引入的冗余会进一步加剧本就面临挑战的存储负担。因此本文提出一种零冗余存储器容错技术,采用纠正错误对分类结果的负面影响而非纠正错误本身的设计思想,利用错误造成的数据翻转现象恢复出正确的分类结果。通过对k邻近算法进行实验验证,本文提出的技术在不引入任何冗余的情况下可达到近乎完全的容错能力,且相比于现有技术,节省了大量硬件开销。

一种用于常开型智能视觉感算系统的极速高精度模拟减法器

常开型智能视觉感算系统对图像边缘特征提取的精度和实时性要求更高,其硬件能耗也随之暴增。采用模拟减法器代替传统数字处理在模拟域同步实现感知和边缘特征提取,可有效降低感存算一体系统的整体能耗,但与此同时,突破10^(–7)s数量级的长计算时间也成为了模拟减法器设计的瓶颈。该文提出一种新型的模拟减法运算电路结构,由模拟域的信号采样和减法运算两个功能电路组成。信号采样电路进一步由经改进的自举采样开关和采样电容组成;减法运算则由所提出的一种新型开关电容式模拟减法电路执行,可在2次采样时间内实现3次减法运算的高速并行处理。基于TSMC 180 nm/1.8 V CMOS工艺,完成整体模拟减法运算电路的设计。仿真实验结果表明,该减法器能够实现在模拟域中信号采样与计算的同步并行处理,一次并行处理的周期仅为20 ns,具备高速计算能力;减法器的计算取值范围宽至–900~900 mV,相对误差小于1.65%,最低仅为0.1%左右,处理精度高;电路能耗为25~27.8 pJ,处于中等可接受水平。综上,所提模拟减法器具备良好的速度、精度和能耗的性能平衡,可有效适用于高性能常开型智能视觉感知系统。

用于SiC中子探测器的幅度脉冲调制电荷灵敏模拟前端电路设计

针对SiC沟槽型中子探测器输出的极其微弱的电流脉冲信号,设计了一款专用四通道读出集成电路。每个通道由高增益高带宽电荷灵敏放大器、高阶整形电路、峰值保持和时间检测电路组成,优化了电荷灵敏放大器(CSA)反馈回路,提高了增益线性度,避免了漏电流流入对基线的影响。电路能够快速响应输入信号,实现对能量和时间信息的提取。电路采用0.18μm CMOS工艺完成设计,实现了版图设计,后仿真结果表明,系统等效输入电荷范围为1.14 fC~22.35 fC,电荷转换增益为71.19 mV/fC,非线性误差在1.6%以内,等效噪声电荷为22 e^(-)。电路具有高增益高线性度的优点,能很好针对SiC沟槽型中子探测器输出电荷信号的特点,对其进行专用读出放大。

一种高效的Softmax函数计算方法及硬件电路

针对现有Softmax函数硬件实现中存在的面积消耗大、速度慢、计算效率低等问题,设计一种高效的Softmax函数计算方法及硬件电路。提出一种稀疏化最大值计算方式,仅选择有效的输入值进行计算和存储,并采用动态移位更新最大值的方式将最大值求取隐藏在流水线中,提高计算效率;优化分段线性拟合算法,避免乘法器的使用,减少了硬件资源开销。基于现场可编程门阵列(Field-Programmable Gate Array,FPGA)的语音识别实验的结果表明,本方法减少了60%的指数存储需求,同时减少了50%的Softmax计算时间。在45 nm互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)工艺下的逻辑综合实验表明,所实现的Softmax函数相较之前的工作,电路综合性能提升14%,面积减小51%。

一种面向PUF的模糊提取器设计与实现

基于SRAM等方案实现的物理不可克隆函数(PUF)易于受电压变化、热噪声等环境因素影响,存在可复现性较差的内在缺点,因此极大限制了其在密码和通信等领域的应用。借助BCH码的精确纠错译码特性,设计了一种具有大纠错容量的模糊提取器,用于实现SRAM原始数据的重建。搭载本设计的SRAM PUF芯片在华虹宏力0.11μm CMOS平台制造,模糊提取器部分消耗面积为306267μm 2,搭载的本源BCH码具有127 bit的码长和27 bit的纠错能力,满足PUF的实际应用需求。

适用于WLAN接收机的高线性电流模式混频器设计

针对无线局域网接收机对低成本和线性度的定制化需求,设计了一款适用于IEEE 802.11 b/g/n/ax标准WLAN接收机的高线性度电流模式混频器;采用零中频接收机架构,电流模式混频器的电路结构主要包括跨导级放大器,混频开关级和跨阻放大器;通过跨导级两种工作状态的转换和跨阻放大器反馈电阻的两种取值变化实现了混频器的四档增益可调;混频开关级选用双平衡无源混频电路以提供良好的线性度;为了解决零中频接收机存在的直流失调问题,加入了一种电流注入式的直流失调校准电路,进一步提高了混频器的线性度;对跨阻放大器中的跨导运算放大器电路进行优化设计以提高其带宽,使跨阻放大器的输入阻抗足够小以保证混频器的线性度;基于180 nm RF CMOS工艺,对混频器进行仿真:当本振频率为2.4 GHz时,四档增益分别为38、32、27和21 dB,中频带宽可达20 MHz;噪声系数在高增益的情况下为8.46 dB,输入三阶交调点在低增益的情况下可达13.72 dBm;仿真结果表明,在较宽的中频带宽下,电流模式混频器取得了良好的线性度性能,满足WLAN接收机的定制化需求。