M-APSK鉴相算法与并行载波同步方法

为实现M进制幅相调制(M-APSK)体制下高阶调制信号的相位精细校正,将DVB-S2标准推荐的16APSK和32APSK的Q次方无数据辅助鉴相算法进行了扩展,以应用于64APSK、128APSK和256APSK等高阶调制。针对高阶调制的有效鉴相星座点占比较低时环路工作不稳定的问题提出了改进算法,通过对功率归一化后接收符号的幅值进行阈值判决,仅在高于阈值时进行鉴相,低于阈值时则不改变滤波器状态和相位补偿值,以提高星座点的鉴相有效性和可靠性,从而降低入锁门限。针对高速数传的符号速率非常高,而处理器的工作时钟频率相对较低的问题,提出了一种适用于M-APSK的并行载波同步方法,可以满足接收机工作时钟处理需要。相对于传统固定编码调制(CCM)的载波同步环路,该并行方法还可应用于可变编码调制(VCM)体制的频率跟踪。

适用于宽带宽的快速锁定电荷泵锁相环设计

文章基于TSMC 0.18μm CMOS工艺,设计一种适用于宽带宽下可快速锁定的电荷泵锁相环(charge pump phase-locked loop,CPPLL)。采用一种自适应快速锁定结构,比较参考信号与反馈信号的频率、相位,通过开启大电流与小电流快速锁定通路,对环路滤波器中的电容进行放电使得压控振荡器的控制电压降至锁定电平附近的方法,最大限度地减小锁定时间。通过SPECTRE仿真验证表明,在1.8 V供电电压下,输出频率为768 MHz时,锁定时间仅需1.5μs,缩短了78%,功耗为3.6 mW。

高精度光电编码器ASIC芯片信号读出电路设计

为满足光电编码器信号读出电路在集成度、体积和分辨率等方面的设计要求,文章基于伪随机编码原理和莫尔条纹光信号理论,对增量式光电编码器和绝对式光电编码器的编码原理进行研究。设计并流片了一款基于增量式与伪随机混合编码方式的高分辨率光电编码器专用集成芯片,基于350 nm CMOS工艺实现了光电探测器与读出电路的全集成。该芯片尺寸仅有4.6 mm×3.5 mm,分辨率可以达到22 bit,在50 kHz的信号周期下能同时产生精确的正弦和余弦输出信号,以及在2 MHz的时钟频率下输出数字形式的伪随机码信号,满足系统的设计指标。

一种用于频率驾驭系统的快速捕获锁相环设计

锁相环是一种能够完成两个信号相位同步的负反馈控制系统,其滤波作用可以使其通频带很窄,且自动跟踪输入频率,因此锁相环常用于原子钟、频标驯服系统以及时间同步系统中,是通信、卫星导航以及电子测量系统的重要组成部分。锁相环中相位噪声和捕获时间是两个相互制约的指标,在减少锁相环捕获时间的同时抑制相位噪声是目前锁相环技术研究中的重要问题之一。针对这一问题,基于模拟锁相环的基本理论和构成,根据环路带宽和捕获时间的数学关系,设计出一种辅助捕获电路,并应用于铷铯组合钟的频率驾驭模块。此电路可根据检相输出信号动态调整环路滤波器的阻值以改变环路带宽,从而实现快速捕获。实验表明,所设计的快速捕获锁相环的捕获时间为5.71 ms@1 Hz,锁相环输出信号杂波抑制优于-90 dBc,谐波抑制优于-55 dBc。

基于FPGA的光弹调制器驱动控制模块设计

随着技术发展,光学检测对检测范围有了更大的需求,利用光弹调制器取代传统的偏振调制器件,具有着光谱范围广、调制频率高等优势。根据在椭偏测量仪中所应用的光弹调制器结构,设计了一种基于FPGA的光弹调制器控制模块,主要包含驱动模块和反馈调节模块两部分,利用DDS技术和数字锁相技术实现了对光弹调制器的稳定驱动控制。经过测试验证该模块可以稳定产生60kHz及450V_(PP)以上的驱动信号,所设计的驱动模块可以满足光弹调制器的控制需求。

一种基于双钳位技术的宽范围高精度电流匹配电荷泵设计

基于TSMC 65 nm CMOS工艺,设计了一款基于双钳位技术,实现在宽电压范围下,满足高精度电流匹配电荷泵电路。双钳位技术可以避免使用轨对轨运放所带来的电路结构复杂化的问题,并且通过增加调节开关管和互补开关计数,有效地优化电荷共享、时钟馈通以及电荷注入等非理性效应对电路的影响。仿真结果表明,与传统电荷泵电路相比,在电源电压为1.2 V、电荷泵电流为50μA时,双钳位电荷泵电路的电流匹配度在0.2~1.0 V范围内可以保持在0.03%以内。

包含过渡区的可自动变模数字锁相环

针对传统的数字锁相环频带窄,速度慢,只能锁定中心频率附近频率的缺点,提出了一种具有快捕区、中捕区、过渡区和慢捕区的可变模可监测频率改变的全数字锁相环。该数字锁相环具有自动变模功能,可在锁定过程中自动改变数字滤波器模的值。针对传统数字锁相环在锁定快结束阶段容易进入慢捕区的缺点,在原有的捕捉区域中增加了过渡区,进一步加快了锁定速度。当输入的参考信号频率较高时,环路锁定速度更快。当参考信号在41.67~500 kHz时,系统最快可以在7.64μs内完成锁定。在锁定过程的后阶段,参考信号与输出信号的相位差个数在1~5个系统时钟中均匀分布,相位差系统时钟个数为5、3、2时的锁定速度快于相位差系统时钟个数为4、1。

具有快速再锁定特性的亚采样锁相环设计

相较于传统的电荷泵锁相环,亚采样锁相环以其优良的带内噪声抑制作用,近年来得到了关注和研究.但传统的亚采样锁相环由于其辅助锁频环路中三态鉴频鉴相器较长的固定死区,一旦受到干扰失锁后,需要较长的再锁定时间.针对这一问题,本文在传统的亚采样锁相环设计基础上,设计了一种低噪声、短死区的整数分频亚采样锁相环电路架构,其包含了核心亚采样环路、辅助锁频环路.在辅助锁频环路把输出信号频率锁定至预设频率附近后,环路切换至亚采样环路.亚采样环路通过亚采样鉴相器实现低频参考时钟对高频输出时钟的采样,并将参考时钟和输出时钟之间的相位差转化为输出电压差;该输出电压差控制亚采样电荷泵对环路滤波器充放电,调节输出时钟频率和相位.双环路之间的切换通过辅助锁频环路中的短死区鉴相器实现,这使锁相环既避免了长死区导致的长再锁定时间,也避免了分频器额外的带内噪声放大作用,在兼顾亚采样锁相环良好的带内噪声抑制性能的基础上,有效提高了电路的鲁棒性.本文基于180 nm 1P6M CMOS工艺,完成了800 MHz输出频率的整数分频亚采样锁相环的电路设计、版图绘制和后仿真验证.核心电路版图面积为0.114mm2,功耗为10.8 mW.仿真结果表明,所设计的亚采样锁相环相较于传统结构将再锁定时间降至1.18μs,同时带内相位噪声为-117dBc/Hz@200kHz,参考杂散为57.8 dBc-.

一种新型的全数字锁相环

该文提出了一种实现全数字锁相环的新方法。在基于该方法实现的全数字锁相环中,一种数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。通过线性近似,该文推导出该锁相环系统的数学模型,并进一步对该系统的局部动态特性进行了讨论。理论分析表明这种新型的全数字锁相环具有很宽的锁相范围,并且在不同被锁频点的局部范围内都具有相同的稳定形式,锁相跟踪达到稳定的时间与被锁信号的周期成正比。由于充分利用了鉴相脉冲宽度所包含的相位误差信息,同时又引入了积分控制,使锁相环的跟踪响应速度得到提高。仿真实验进一步验证了理论分析的结论。该文锁相环采用数字电路方式实现,其性能可以通过比例和积分控制参数进行调节,因而简化了设计过程,便于应用在电机调速系统、有源滤波器和静止无功补偿器等领域。

基于新型全数字锁相环的同步倍频技术

为了实时跟踪电网频率的变化,提高直流输电系统中换流器触发脉冲控制精度,提出了一种基于新型全数字锁相环的同步倍频技术。该新型数字锁相环在传统数字锁相环的基础上加入了自适应模值控制模块,大幅提高了锁相速度和精度。在此基础上,利用近似补偿方法设计出的同步倍频模块能在高精度要求下对电网频率同步任意倍频,给换流器触发控制系统提供精准的时钟基准,提高相位控制精度,削弱换流器产生的非特征谐波。利用现场可编程门阵列(FPGA)为载体,在QUARTUSⅡ软件环境下,设计出了基于全数字锁相环的同步倍频装置,并通过软件仿真和实验测试验证了该技术的正确性和优越性。

基于频率和初相角解耦检测的新型锁相环

提出了一种由锁频环(FLL)和初相角锁相环(PLL)构成的新型三相PLL。FLL采用了一种新型的微分算法来检测频率误差,可避免由电压相角或幅值突变导致的频率检测误差。该新型PLL采用频率自适应数字滤波器(FADF)滤除输入信号中的谐波和噪声,提高了相角的检测精度。FADF利用多重化延时信号消除算法消除频率较低的谐波,然后通过巴特沃斯低通滤波器滤除高次谐波和噪声,可以在dq域准确、迅速地提取基波正序电压。同时,初相角PLL拥有较高的特征频率,使得新型PLL可以在相角突变后迅速地实现同步。通过仿真和实验对新型PLL的性能进行了验证,且为了适用于计算能力较差的控制器,给出了新型PLL的简化方案。

用于痕量检测微弱信号提取的锁相放大电路设计及实现

在分析了现代微弱信号检测的研究技术的基础上,设计了一种基于AD630芯片的锁相放大器电路,利用锁相放大器芯片内部的锁相与乘法功能,对参考信号与探测信号进行处理,实现了信号的锁相放大,通过合适的积分电路,实现了锁相放大器的设计。文章还对微弱信号的前置放大电路进行设计,从而提高了整个锁相放大器电路的整体性能。该电路成功应用于光纤痕量气体检测中,并实现了0.0001%浓度量级的一氧化碳痕量检测,提高了检测灵敏度,效果明显。

三相电压不平衡条件下改进的锁相技术

传统的d-q锁相技术在电网电压不平衡、电压谐波畸变情况下无法获得精确的电网频率/相位信息,因而无法获得很好的并网控制性能。此处对传统的d-q锁相原理和电网不对称情况下锁相失效的原因进行了分析,在此基础上,对传统的d-q锁相进行了改进,得到了新的锁相方法,即采用多个全通滤波器(APF)进行相序分离的锁相方法。实验验证了新的锁相方法的正确性和可行性。

一种新型不同频直接鉴相的锁相环

对于输入和输出信号频率接近或者近似成整数倍关系类型的频率变换,利用目前的锁相技术很难解决.基于异频信号间的相位差变换规律,采用相位重合点检测电路、等效鉴相电路、可调偏置型环路滤波器等设计了一种新型的锁相环.实验结果表明,上述锁相环具有低噪声、高稳定度、输出频率便于调整等特点.

改进的解耦双同步坐标系锁相环的设计与实现

微网中的电压可能会存在较大的谐波和不平衡,因此要求锁相环(PLL)能够迅速、准确地确定电网正序电压的相位。提出的改进型解耦双同步坐标系PLL通过在q轴加入6次谐波的陷波器,可抑制电网中的5次负序电压和7次正序电压对锁相的影响。锁相程序在相位变化较大时改变正弦表的指针,在相位或频率变化较小时调节DSP周期寄存器。实验证明了该锁相方法的有效性。

一种高性能的全数字锁相环设计方案

针对实现参考频率和输出的频率近似相等或者近似成整数倍关系时遇到的锁相环设计方案复杂以及高性能的模拟锁相环不适宜于集成化问题,设计了主要由模数转换器、全数字式鉴相器、数字式低通滤波器和数控振荡器等构成的全数字式锁相环。主要利用模数转换器在动态量采集时具有的边沿效应从其采集的大量数据中选择出精度更高的数据用于后级的全数字式鉴相,实现了一种全数字式锁相环。实验结果表明了该方案的正确性及其具有锁定精度高和环路的本底噪声低等特性。

基于二阶广义积分器的单相并网锁相环的研究

准确快速地追踪电网电压是并网逆变器稳定运行的重要保障,故锁相技术在光伏并网系统中十分重要。常规的过零点电网电压检测锁相方法在面对电压缺相时会使锁相不稳定而失效,甚至会损坏逆变器。针对此问题,提出了基于瞬时无功理论的单相锁相技术,并将该方法应用于单相并网系统,实验验证了该方法的有效性。

三毫米低相噪锁相系统研究

采用锁相方法，解决了三毫米波信号源的高稳定和低相噪问题。经测试，９２．６ＧＨｚ时其相位噪声指标（傅氏频率为１ＫＨｚ时）为－７５ｄＢｃ／Ｈｚ，杂散优于－５５ｄＢｃ，输出功率大于１０ｍＷ。

低噪声、低功耗CMOS电荷泵锁相环设计

设计了一种 1 .8V、0 .1 8μm工艺的低噪声低功耗锁相环电路 ,其采用 CSA(Current Steer Amplifier)架构的压控振荡器 (VCO)。整个电路功耗低 ,芯片面积为 1 60 μm× 1 2 0 μm,对电源和衬底噪声抑制能力强。经过Spice模拟表明 ,在有电源噪声的情况下 ,输出 5 0 0 MHz时钟时周对周抖动小于 41 ps,功耗为 2 .8m W。

基于噪声分析的低抖动全数字锁相环的设计

设计了一个用于时钟产生的全数字锁相环（ADPLL），其数控振荡器（DCO）采用9级环形振荡器，每级延迟单元的延迟时间均是可调的，各级倒相器的尺寸经过精确设计。该电路基于SMIC0．13μm CMOS工艺，采用1．2V电源供电，整个芯片的面积为0．13485mm^2。示波器测试结果表明，锁相环的捕获频率范围为100-500MHz，输出频率为202．75MHz时，峰一峰值抖动为133ps，RMS抖动为46ps。