基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计

DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位。实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟。

基于FPGA+SDRAM图像传输控制系统

为了解决高帧率图像采集系统中各个模块间传输速率不同而出现数据丢失的问题,论文采用FPGA+SDRAM来实现图像传输的方案。文中以光栅衍射效应测量入射激光方位角、俯仰角和波长等特征参数为需求背景,采用CMOS探测器、FPGA、SDRAM、USB等构成的小型硬件架构,并在此基础上,对SDRAM控制方式进行了优化,通过对乒乓模式提出改进,传输标志位控制地址指针指向,实现图像的完整采集。在激光高警系统应用中,使用FPGA+SDRAM的方式实现硬件采存,使用USB接口将数据传输到上位机,利用Matlab对各点在XY轴上的座标进行求解,最后通过光学知识计算出激光波长方位角等特征参数的方式验证系统的实用性。本试验采用850 nm波段的激光进行了检测,其波长测量精度在9 nm以内。

基于龙芯2k1000的DDR3 SDRAM内存读写训练

龙芯2k1000应用系统固件实现了基本的内存训练操作,但不能保证内存读写访问的正确性与可靠性。在原有的内存训练基础上,实现了一种DDR3 SDRAM内存读写训练,可获得最优的内存硬件参数,以及最佳的数据采样点位置,确保正确与可靠地访问内存,并为内存硬件故障诊断提供依据。

高速图像存储系统中SDRAM控制器的实现

SDRAM作为大容量存储器在高速图像处理中具有很大的应用价值。但由于SDRAM的结构和SRAM不同,其控制比较复杂。文章详细介绍了SDRAM存储器的结构、接口信号和操作方法,以及SDRAM控制器的设计方法。结合实际系统,设计给出了使用FPGA实现SDRAM控制器的硬件接口,在Altera公司的主流FPGA芯片EP1C6Q240C8上,通过增加流水级数和将输出触发器布置在IO单元中,该控制器可达到185MHz的频率。

利用FPGA实现SDRAM控制器的设计

介绍了SDRAM的工作原理和使用方法。以一个数据通信中实际使用的SDRAM控制器为例,设计了用可编程逻辑器件(FPGA)实现SDRAM控制器的方法,给出了具体实现时需要注意的地方。

引信体目标视频回波模拟器SDRAM控制器的FPGA设计

针对引信体目标视频回波模拟器中高速大数据量传输、下载和存储的需要,提出了用现 场可编程门阵列(FPGA)设计SDRAM控制器的方案和方法。该控制器与常规SDRAM控制器不 同,它以长度120个字为一组进行突发(Burst)的读写,内部操作也不同于整页的读、写操作机制,而 是采用了内部计数器到固定周期数给出截断(Terminate)和预充电(Precharge)命令的一种操作方 式。经验证,该控制器在片工作频率可达100 MHz,满足了引信体目标视频回波模拟系统对引信与 目标的相对运动参数预先产生回波数据的高速大数据量下载的要求。

SDRAM控制器的设计与实现

本项目是基于SDRAM(SynchronousDynamicRandomAccessMemory,同步动态随机存储器)的控制器设计,用于自动测试设备测试向量发生器中,控制SDRAM和外界进行通信。SDRAM内存访问采用突发(BURST)模式,它的原理是,在现有的标准动态存储器中加入同步控制逻辑(状态机)。利用一个单一的系统时钟同步所有的地址数据和控制信号。以状态机为主线,下分三个模块分别完成命令的编码刷新、命令执行、以及数据通路选择等功能。将数据输入,然后再读回。设计good error信号线,判断读写成败。通过chipscope详细查看读写过程。

一类基于AMBA总线的SDRAM控制器设计

提出一类SDRAM控制器的设计方法,针对SDR SDRAM的突发特性,采用数据预读取机制提高SDRAM的读取效率,同时又加入了写指令FIFO消除读缓存带来的负面影响.并且以该控制器在AHB总线的集成为例,实现了控制器在SoC中的应用.功能仿真和FPGA验证均表明本设计能够准确高效地实现对SDR SDRAM的访问控制.

基于状态机的SDRAM控制器的设计与实现

现代计算机的基本框架仍是以冯·诺伊曼结构为基础,以中央控制单元和存储指令/数据的存储器之间的通信为支撑的。同步动态随机存储器(即SDRAM)与静态RAM相比具有容量大,成本低的优势;与传统异步DRAM相比其速度更快,所以得到了越来越广泛的应用。因此以简化主机对SDRAM访问为主要任务的SDRAM控制器的设计就变得更加重要。论文提出了一种基于状态机的SDRAM控制器的设计思路与实现,并通过了FPGA验证,完全达到系统的功能和速度要求。

基于DDR2 SDRAM缓存的CMOS图像数据采集与传输系统

设计并实现了一套由大面阵CMOS图像传感器、FPGA、DDR2 SDRAM、ARM和PC机组成的CMOS图像数据采集与传输系统。该系统利用高数据带宽、大容量的DDR2 SDRAM存储器适时地对CMOS图像数据进行缓存,然后经以太网传输至PC机,从而完成图像的存储、处理和显示。DDR2 SDRAM存储器的引入,增强了整个成像系统的灵活性和可扩充性。实测显示该系统能够满足对高端COMS图像传感器LUPA-4000进行远程控制和数据传输的要求。

基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现

为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案。首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验。经过测试,基于DDR2 SDRAM的FIFO实现了最高475MHz的总线速率,8～256位的总线位宽,2GB最大数据容量。该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值。

用于HDTV视频解码器的高性能SDRAM控制器

该文提出了一种适用于HDTV视频解码器的高性能SDRAM控制器。通过为SDRAM控制器设置多个端口并集成仲裁功能,该SDRAM控制器可以取代传统的总线+DMA结构,为解码器中的功能单元有效地分配存储器的带宽资源。该文提出的SDRAM控制器内建流水线式的地址和数据路径,配合SDRAM本身流水处理指令的特性,能够无延时地处理各个端口上的存储器访问请求,从而降低了对片上缓存的需求。仿真综合结果表明,该文设计的SDRAM控制器满足HDTV解码的性能要求,且与总线+DMA结构相比,片上缓存容量减少了约70%。

DDR2 SDRAM控制器的设计与实现

本文介绍了DDR2SDR AM的基本特征,并给出了一种DD R2SDRAM控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题。

地震数据采集中基于FPGA的多DDR SDRAM控制器设计

实现高速大容量数据的无死时间乒乓存储是地震数据采集系统的一项关键技术,本设计采用在一片FPGA中,通过共享同一个PLL和DLL来实现2个DDR SDRAM控制器,应用于海上高精度地震拖缆采集与记录系统中光纤控制接口板上,完成对水下地震采集数据的接收、乒乓缓存、数据拼接及时序转道序功能.最终系统仿真和测试结果表明,该控制器能够在133MHz频率上稳定运行,达到了预期的设计目标.

用SDRAM在高速数据采集和存储系统中实现海量缓存

SDRAM作为大容量存储器在高速数据处理系统中具有很大的应用价值。详细介绍了SDRAM的存储体结构、接口信号和操作方法 ,结合实际系统设计给出了使用大规模集成电路FPGA实现的硬件接口 ,并分析了操作SDRAM时的状态转移过程。

基于FPGA的DDR3 SDRAM控制器设计及实现

DDR3 SDRAM是第三代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。文中介绍了DDR3的特点和操作原理,以及利用MIG软件工具在Virtex-6系列FPGA中实现DDR3 SDRAM控制器的设计方法,并进行硬件测试。验证了DDS3控制器的可行性,其工作稳定、占用资源少、可植性强等。

基于FPGA的SDRAM读写双口控制器设计

在研究了SDRAM工作特性的基础上,提出了利用FPGA将单片SDRAM作为乒乓RAM的双口接口设计。采用ALTERA公司的EP1C6Q240C8和HYNIX的HY57V161610DTC-8,将FPGA作为主控制器,并在其中配置两块RAM分别作为SDRAM的输入、输出缓冲区。前者接收外设慢速数据流,经处理后写入到SDRAM,后者读取SDRAM中数据,为外围高速设备提供高速数据流。高速数据流按自定义数据包间续发送,在此间隔中执行慢速数据流写入SDRAM和自动刷新SDRAM的操作。

基于FPGA的SDRAM控制器的设计和实现

为扩展TS-101处理器的外部SDRAM存储空间,提出一种基于FPGA的SDRAM控制器的实现方法。分析了所用SDRAM的特点、原理,介绍了SDRAM控制器的组成框图及各模块功能,给出了读写SDRAM的时序图以及SDRAM存储板的性能参数。FPGA中采用了模块化设计方式,该设计将TS-101处理器的外部SDRAM存储空间扩展至512Mbyte。

SDRAM控制器的设计与VHDL实现

介绍了SDRAM的存储体结构、主要控制时序和基本操作命令,并且结合实际系统,给出了一种用FPGA实现的通用SDRAM控制器的方案。