低复杂度的LDPC并行分层译码算法研究

为了提高准循环低密度奇偶校验(QC_LDPC)算法的译码性能,降低其译码算法的复杂性,加快译码收敛速度,提出了一种基于最小和译码算法的分层译码,以支持QC_LDPC快速译码,它由基校验矩阵通过循环移位得来,所以每一层之间的校验矩阵相互独立。相对于传统的BP算法,提出的分层算法复杂度更低,收敛速度更快。根据5G NR的标准,对该算法在各种情况下进行了仿真,当码长K=3960,码率为1/3时,使用BPSK进行调制、AWGN信道进行仿真,结果显示,此算法在SNR为1.3 dB左右时,得到了10-5的BER,该解码方法获得了0.1dB的性能增益、迭代次数的减少以及译码吞吐率的提升。

LDPC码改进型LBP译码算法研究

针对LDPC(Low Density Parity Check)码分层(LBP:Layered Belief-Propagation)译码算法计算复杂度高、不易于硬件实现的问题,提出一种改进算法。该算法首先引入函数f(x)使LBP译码算法的计算复杂度大大降低;同时引入具体参数校正因子和偏移因子,提升译码性能。仿真结果表明,改进后的算法相比LBP算法在计算复杂度降低的同时,也提升了译码性能,从而达到了易于硬件实现的目的。

基于整数运算的LDPC码改进分层译码算法

对低密度奇偶校验(low-density parity-check,LDPC)码在高斯信道下的分层译码算法进行深入研究,提出了一种基于整数运算的LDPC码改进分层译码算法。该算法中所有变量都用整数表示,因此非常便于硬件实现;同时将修正因子引入到分层译码算法中,使其译码性能有进一步地提高。在加性高斯白噪声信道下的仿真结果表明,改进分层译码算法有效地降低了计算复杂度,加速了译码收敛,并且具有更低的错误平层。

基于改进的分层译码算法的QC-LDPC译码器设计

对空间数据系统委员会(CCSDS)推荐的QC-LDPC码进行了研究,给出了改进的分层译码算法。基于改进的分层译码算法设计部分并行结构QC-LDPC译码器,译码速率较快,适合应用需求,并通过仿真验证所设计的译码器的性能。

LDPC码的分层类拟合修正最小和译码算法

低密度奇偶检验码(LDPC)是一种广泛使用的信道编码,尤其在长码时性能更佳。与编码相对应的便是译码,起初LDPC译码算法的复杂度很高,因此在最小和(MS)译码算法中为了降低算法的复杂度,采用了近似运算,虽然有效地降低了算法的复杂度,却牺牲了部分的误码性能。针对这一现象,本文在最小和译码算法的基础上,再一次作出近似运算,提出类拟合修正最小和(CFMMS)译码算法。该算法会根据MS算法中的非线性函数构造出一种类拟合函数,可以对不同阈值内的变量节点信息作出不同的处理,尽可能实现对校验节点更新过程的准确补偿,使得到的结果更加接近于置信传播算法;在此基础上,应用分层式调度策略,提出一种分层类拟合修正最小和(LCFMMS)译码算法,改变了节点信息的更新顺序,提升了迭代更新中节点信息的可靠度,使得译码的收敛速度得以提升,同时节省了存储空间。仿真和数值结果表明,该文提出的译码算法在一定程度上提升了误码性能,且运算复杂度低、译码收敛速度快。

垂直分层空时码译码算法的分析及仿真

具体介绍了垂直分层空时码的线性与非线形的译码算法,阐述了不排序和排序串行干扰消除译码算法的理论,分析其特点,并对各算法性能和复杂度进行了比较。同时,利用Matlab仿真对各种算法进行分析比较,进而验证所阐述观点的正确性。

改进的分层修正最小和LDPC译码算法及译码器设计

提出了一种改进的分层修正最小和的LDPC译码算法,该算法充分考虑到了译码器硬件结构的特性,使用了部分信息节点提前中止迭代的方法,降低了译码器处理数据的位宽。同时,在这种算法的基础上,设计出了结构简单的译码器,该译码器在资源使用非常少的情况下可以获得较高的译码吞吐量,同时保持译码器译码性能和相应的浮点算法很接近。另外通过合理地设计LDPC码校验矩阵(H矩阵)和译码器数据处理单元,使得译码器可以支持多种码长码率LDPC码译码。这样结构特点的译码器,在低功耗以及需要多种码长码率的编码进行数据传输的领域有着非常高的应用价值。

空间耦合LDPC码的分层译码算法

针对长码长空间耦合低密度奇偶校验(SC-LDPC)码译码时延较长的问题,该文提出了分层滑动窗译码(LSWD)算法。该算法利用SC-LDPC子码码块的准循环特性和滑动窗内校验矩阵的层次结构,通过在滑动窗内对校验矩阵进行分层处理,优化层与层之间消息传递,从而加快窗内译码的收敛速度,减少了译码迭代次数。仿真和分析结果表明:在相同的信噪比(SNR)条件和相同的误码性能要求下,LSWD算法所需的迭代次数少于滑动窗译码(SWD)算法,特别在高信噪比下,LSWD算法的迭代次数约为SWD算法的一半,从而有效缩短全局译码时延;在相同译码迭代次数下,LSWD算法的译码性能优于SWD算法,而其计算复杂度增加不大。

基于电力线通信的LDPC码分层译码算法研究

针对电力线信道多径延迟效应和脉冲噪声影响问题,建立了基于电力线的LDPC-OFDM系统模型.并基于该模型,对低密度奇偶校验码(LDPC)的译码算法进行深入研究.基于最小和置信传播(Belief Propagation,BP)译码算法原理,改进分层和积译码算法,提出一种基于修正因子的分层最小和对数似然比译码算法.仿真结果表明,该算法译码复杂度低,迭代收敛速度快,能够有效降低电力线LDPC-OFDM系统的误码率(BER),提高传输效率.

多元LDPC码分层译码算法及其在QPSK调制下的应用

文章将二元LDPC码对数域的分层译码算法成功运用在多元LDPC码的译码过程当中。仿真结果表明,在理想加性高斯白噪声信道环境下,QPSK调制时,多元LDPC码分层译码算法的性能明显优于传统的对数域译码算法,因此它可以有效提升消息传递算法的收敛速度,减少译码延时。

适用于IEEE802.16e标准的LDPC分层修正最小和译码算法

文章分析了BP、MS算法的译码性能,提出一种基于分层译码设计的LDPC译码(LMMS)算法,不仅提高了译码性能,还大大加快了译码器的收敛速度,并且在FPGA上实现了该译码器。

高速LDPC码分层译码器设计

设计一种新型准并行LDPC分层译码器,实现对0.5码率,4608码长(3,6)规则准循环LDPC的实时译码.并在Altera公司的Stratix Ⅱ系列EP2S60器件上完成了布局布线.最高工作频94.47MHz,当最大迭代次数为25次时译码吞吐量可达58.70Mbps.与传统的TPMP译码方案相比,可减少近一半的平均译码迭代次数,而且可以显著降低RAM块的使用数量.整个设计具有很强的扩展性和通用性,只需作事先存储校验矩阵式样及行重信息,即可支持任意码率、规则及非规则码的准循环LDPC译码.

一种加速收敛的LDPC码译码算法

对高斯信道下LDPC(Low-Density Parity-Check)码的传统的译码算法进行分析,指出影响收敛速度的原因,并提出了一种基于整数运算的加速收敛的LDPC码译码算法。该算法融合分层译码(Layered Belief Propagation)算法、带偏移量的最小和算法(Offset Min-Sum)以及量化的优势。仿真验证表明该算法有效地减少了译码复杂度,加速了译码收敛,且性能上同传统的量化最小和算法相比没有下降。

一种新的LDPC译码算法及其硬件实现

介绍了LDPC编译码技术,提出了分层修正最小和算法并对该算法进行了定点仿真和硬件实现。仿真结果和硬件实现表明,该算法性能优良并能降低迭代次数以提高吞吐量。

光传输系统中一种新颖的SCG-LDPC码译码算法分析

依据SCG-LDPC码的结构特点提出了一种高效的分层可靠置信传播(HRBP)译码算法,该算法结合分层迭代与可靠度判决测量有效降低后续迭代过程中的变量节点数,同时加快了收敛速度。针对适用于光传输系统的SCG-LDPC(3 969,3 720)码进行仿真,仿真结果表明HRBP算法与传统的BP算法相比,在保证性能的同时大大降低了运算量,在阈值为15时,HRBP译码算法误码率性能与BP译码算法相当,但是后续迭代的变量节点数在高信噪比下相比BP译码算法减少约69%,当阈值进一步增大时,HRBP算法将逐步退化为分层置信传播(Layered-BP)译码算法。

高吞吐量QC-LDPC码分层译码设计

针对低密度奇偶校验译码器吞吐量较低、存储资源消耗较多的问题,提出一种QC-LDPC码分层译码算法。利用接收信道模块初始化似然比信息,并结合存储校验信息和后验信息给出基于分层最小和的节点自更新译码算法,根据后验信息符号位对译码器进行判决。仿真结果表明,改进译码器资源消耗相对于传统译码器减少20 %,当迭代次数为10时,吞吐量可达516.8 Mb/s。

基于最小和算法的QC-LDPC译码器的FPGA实现

为了提高准循环低密度奇偶校验(QC-LDPC)译码器的吞吐率、迭代译码收敛速度和资源利用率,本文针对QCLDPC码校验矩阵的结构特性设计一种层间流水线结构译码器。该译码器对译码策略和校验节点更新结构进行优化,克服了传统分层译码并行所带来的数据冲突问题;各分层之间的迭代译码非串行进行,校验节点和变量节点可并行计算,有效地提高译码器的资源利用率;校验节点更新的结构在不增加运算复杂度的情况下消耗时间更短,分层最小和算法加快了迭代译码的收敛速度,压缩了单次迭代所需时间。本文以WIMAX标准(2304,1152)QC-LDPC码为例,以现场可编程门阵列(FPGA)作为实现平台,仿真并实现了基于最小和算法的QC-LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次时,吞吐量可达到1 Gbit/s。

LDPC码的分层自适应最小和译码算法

针对归一化最小和译码算法较置信传播译码算法误差较大的问题,提出自适应最小和译码算法。通过对当前迭代后验概率的硬判决值与前一次迭代后验概率的硬判决值进行计算,动态调整归一化因子与偏移因子,使得到的改进算法更接近于置信传播译码算法。在此基础上,应用分层式调度策略,提出分层自适应最小和译码算法,提升译码算法收敛速度。仿真实验结果表明,在误码率为10-6时,所提译码算法的误码性能与分层归一化最小和译码算法相比有0.25 dB的增益,与分层置信传播译码算法的译码性能十分接近,迭代次数仅有1次的增加,具有更好的收敛性能。

QC-LDPC码的高性能译码器实现

在对分层译码算法优化的基础上,提出一种多码率QC-LDPC译码器。采用改进的分层消息传播算法实现快速收敛,将译码迭代次数降到经典方法的50%以下。架构中用于存储中间置信信息的存储器数量只有4个,减少了芯片面积和功耗。校验节点置信度更新采用校正的整数量化的分层算法,降低了计算复杂度。选取的校正因子降低了译码器的误码率。基于该架构实现QC-LDPC译码器,融合3种码率,芯片规模为60万门,时钟频率为110 MHz,1/2码率的译码速率可达134 Mb/s。

一种新的LDPC译码器设计

对LDPC编译码技术进行了介绍,指出LDPC译码算法可以用高度并行的结构实现,可以达到很高的译码吞吐量。提出了分层修正最小和译码算法并对该算法进行了定点仿真,仿真结果表明,该算法性能优良并且能降低迭代次数以提高吞吐量,该算法在最好情况下可以节省一半的迭代次数。设计了一种新的LDPC译码器并完成了FPGA硬件实现,这种译码器能够实现LDPC码高速译码,实现了100 Mbps的译码吞吐量。该译码器能够支持多种通信标准的LDPC码译码,从而节省系统总体成本。