基于功耗约束的SOC测试调度研究

通过研究SOC测试中满足功耗约束条件的测试规划问题,比较并总结了当前普遍使用的几种功耗约束的SOC测试调度算法。经过对功耗约束条件下SOC测试的现状和存在的基本问题,以及SOC测试期间由于测试功耗剧增而导致的安全可靠性问题进行了分析,提出了一种基于量子算法满足功耗约束的SOC测试调度算法,与同类算法相比,该算法提高了SOC测试的可靠性与实用性,优化结果较好。

功耗约束下的3D-SICs测试调度优化算法

提出了一种功耗约束下的三维堆叠集成电路(3D-SICs)测试调度优化算法。该算法在功耗约束下,协同优化了测试应用时间、TAM总线带宽和测试硬件开销。通过采用ITC’02标准电路中的d695和p93791做应用验证,结果表明该算法将测试应用时间分别减少为91.25%和93.11%,证明算法能有效地减少测试应用时间,降低测试成本。

基于异步时钟的SoC功耗约束测试调度优化

测试调度是一种能有效减少片上系统(system-on-chip,SoC)测试耗时(test application time,TAT)以降低测试成本的经典技术.然而,随着功耗问题的日益加剧,功耗约束成为测试调度中必须考虑的重要问题.可以调节各测试周期长度的异步时钟测试在对单个电路进行测试用时优化时效果显著,但直接将其应用于SoC测试调度并非总能获得最优的调度结果,使用传统测试调度模型往往会产生明显非最优的结果.在结合图论中团(clique)的概念,并分析异步时钟机制的特点后,提出一种将异步时钟特性应用于功耗约束SoC测试调度的方案.使用测试兼容图(test compatibility graph,TCG)和混合整型线性规划(mixed integer linear programming,MILP)建立相对应数学模型,理论分析和在ITC02基准SoC集上的模拟实验结果表明,该方案能有效地减少测试耗时.

基于big. LITTLE架构的多目标功耗自适应控制方法

针对移动计算系统功耗约束条件时常变动,以及动态电压频率调节无法有效克服静态功耗导致的能量损失等问题,提出一种多目标功耗自适应控制方法。根据实时功耗约束制定调核策略,确定处理器核类型及数量,结合操作系统线程亲和性、进程迁移与处理器热插拔完成处理器核的开启、关闭及负荷管理,实现功耗自适应。在典型多核应用MapReduce模型Phoenix与可变形部件模型上的实验结果表明,该方法能够按需调度核类型及数量来完成计算任务,与传统功率恒定系统相比,执行时间与能耗平均减少60.91 %和48.54 %,有效提高目标系统能效。

基于云进化算法的3D NoC测试规划

针对三维片上网络(Three Dimensional Network-on-Chip,3DNoC)IP核的测试问题,采用云进化算法优化测试规划,完成3DNoC测试;该方法首先通过平分搜索范围的方式形成第一代种群,依据3DNoC结构特点建立功耗模型,在满足功耗约束的情况下进行测试,采用种群精英个体保留策略选择优秀个体,并利用云模型的随机性和稳定性特点进行迭代寻优,旨在降低总的测试时间,获得最佳测试规划;以ITC′02测试标准电路作为实验对象,实验结果表明,在获得相同测试时间下,云进化算法比遗传算法具有更好的寻优能力,收敛代数提高了约50%,有效提高了测试效率。

基于云量子进化算法的SOC测试规划研究

为克服传统量子进化算法中,迁移操作和量子门单一方向更新操作易陷入局部最优解的缺陷,借鉴云模型云滴的随机性和稳定倾向性特点,提出了一种新的云量子进化算法,该算法在量子进化算法基础上,由云模型的X、Y条件云发生器加入杂交操作,由基本云发生器加入变异操作。并将云量子进化算法用于解决SOC测试时间与测试功耗协同优化。最后用国际标准电路ITC’02 Test Benchmark进行实验仿真,与已有算法相比,云量子进化算法能够更好地缩短SOC测试时间、提高SOC测试效率。

基于改进量子进化算法的NoC测试规划研究

首先利用量子旋转门动态调整策略和并行跳跃基因对量子进化算法进行改进.在功耗约束条件下,采用重用NoC测试访问机制和XY路由算法,利用改进量子进化算法将测试数据分配到不同的TAM上寻找最优测试方案.最后以ITC′02基准电路作为实验对象对算法进行仿真验证.实验结果表明,经过改进后的量子进化算法对NoC测试规划优化明显,能快速收敛得到最优解,大大降低了系统的测试时间.

基于高效路由的气象温湿度无线采集系统研究

气象温湿度的数据采集经常进行在一些距离分散,工作环境恶劣的境况中,节点因为能耗出现故障与死亡后无法及时为其进行能量补充;基于ZigBee无线传感网络进行数据传输,在路由协议中抛开先驱节点的列表计算,仅依靠数据更新进行冗余度降低,设计汇聚节点对温湿度数据进行中继转发;实际的系统测试中,网络的能耗较传统的方法降低了5%,数据延时限制在2.7s以内,数据丢包率为2.1%,数据测试的准确率大大提高,证明该方法的实用性与可行性。

CMOS低噪声放大器Miller效应分析与噪声优化

根据反馈分解理论将晶体管栅漏电容分解等效到放大器输入输出两端,研究了栅漏电容对低噪声放大器(LNA)输入阻抗和噪声系数的影响.基于分析结果对阻抗及噪声公式进行了修正,提出功耗约束条件下的LNA噪声优化方法.设计的2.4GHz LNA基于中芯国际(SMIC)0.18μm RF CMOS工艺,版图后仿结果表明:在1.2V的工作电压下,该低噪声放大器直流功耗仅为2.4mW,噪声系数为1.0dB,功率增益为16.3dB,输入输出反射损耗均小于-22dB,三阶互调点IIP3为-3.2dBm.相比已有的设计,根据修正公式设计的LNA在功耗、输入阻抗匹配、噪声系数等性能指标上有较大的改善.

一种新型全集成CMOS低噪声放大器优化设计方法

提出一种以几何规划作为全局搜索算法的全集成低噪声放大器优化方法。在优化过程中,将功耗、输入匹配、器件尺寸等性能参数表示为约束条件,将片上电感寄生电阻噪声和晶体管噪声表示为优化目标,从而将复杂的全集成LNA优化问题转化为一个能够进行高效求解的几何规划问题。版图后仿真结果表明,在2.4GHz工作频率下,低噪放的功耗为4.8mW,正向增益S21可达17.4dB,反射参数S11、S22均小于-20dB,三阶互调点IIP3为-4.2dBm,噪声系数NF仅为2.0dB。

3D NoC测试规划研究与实现

针对3D NoC资源内核的测试,采用NoC重用测试访问机制和XYZ路由方式,建立功耗模型,并通过云进化算法将IP核的测试数据划分到各TAM上进行并行测试,从而降低了测试时间。实验以ITC 02标准电路作为测试对象,其结果表明,文中方法可以有效地减少测试时间,提高了测试效率。

“绑定中测试”“多绑一测”方式对于测试过程的影响

随着半导体工艺水平的不断发展,3D芯片技术已成为一大研究热点。"绑定中测试"环节的提出对于芯片的测试流程有了新的要求。但是,"绑定中测试""一绑一测"的特点会使部分裸片被重复测试,从而带来测试时间的增加。从"绑定中测试"的过程出发,协同考虑测试功耗与"理论制造成本"对于"绑定中测试"的影响,提出"多绑一测"的测试流程。在此基础上提出相应的广度优先遍历算法,结合ITC’02电路的相关参数,体现本文思想在实际生产制造中的现实意义。