双多晶硅栅SOI MOS器件的研究

采用双多晶硅栅全耗尽CMOS/SIMOX工艺成功研制出双多晶硅栅器件 ,其中N +栅NMOS管的阈值电压为0.45V ,P +栅PMOS管的阈值电压为 -0.22V ,在1V和5V电源电压下双多晶硅栅环振电路的单级门延迟时间分别为1.7ns和350ps,双多晶硅栅SOI技术将是低压集成电路的一种较好选择。

具有双栅多晶硅TFT和双层存贮电容的TFT LCD的象素设计

推荐一种新的高分辩率多晶硅ＴＦＴＬＣＤ的象素设计。推荐的象素单元含有双栅多晶硅和双层存贮电容。为了减小象素尺寸而不必牺牲图象的亮度，双层电容由垂直堆叠的两个并联存贮电容器构成，它的电容量是具有同样面积的普通平行板电容器的两倍。双栅ＴＦＴ在隧道的顶部和底部有两个栅，其导通电流是同体积的普通ＴＦＴ导通电流的两倍，因为隧道在断态是完全耗尽的。

薄膜全耗尽CMOS/SOI器件研究

在对全耗尽SOIMOS器件进行了大量研究的基础上,采用金属栅工艺,并采用了LDD结构以减小热载流子效应,防止漏的击穿,还采用了突起的源漏区,以增加源漏区的厚度并减小源漏区的串联电阻,以增强器件的电流驱动能力,降低了寄生电阻,减小了静态功耗.实现了性能优良的全耗尽金属栅FD SOICMOS器件.与常规工艺的器件相比,提高了输出驱动电流,也改善了器件的亚阈值特性,特别是在沟道掺杂浓度比较低的情况下能得到非常合适的阈值电压.NMOS器件的饱和电流为0.65 mA/μm;PMOS器件的饱和电流为0.35 mA/μm.

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。