高速接口电路发送器的设计

阐述一种高速接口电路发送器的设计,采用分布式架构,包括输入数据接口、数据编码和调制模块、错误检测和纠正模块、缓冲和驱动模块,以及时钟和时序控制模块。通过该设计,能够实现高效可靠的数据传输。

一种电磁兼容的LIN发送器设计

为了减少局域互联网络(Local Interconnect Network,LIN)发送器的芯片面积,降低发送器的电磁辐射并增强其抗干扰能力,设计了一种电磁兼容的LIN发送器。利用电流镜像放大技术减小发送器的反馈电容面积与芯片面积,通过引入电流负反馈机制减缓驱动管栅极的充电速度,以实现较低的电磁辐射,同时避免了反馈电容与驱动管栅端的直接连接,以减小电容耦合干扰,提升发送器的抗干扰能力。芯片采用60 V 0.18μm双极、互补金属氧化物半导体和双扩散金属氧化物半导体工艺,依据国际电工协会(International Electrotechnical Commission,IEC)的标准IEC 62132-4进行直接功率注入仿真。结果表明,在0.15~1000 MHz的干扰频率范围内,该发送器输出信号占空比接近标准值50%,且变化幅度不超过2%。与有关方法相比,设计发送器的芯片使用面积较小,电磁辐射较低,抗干扰能力较强,符合LIN协议规范。

一种高速串行数据发送器芯片的设计

本文设计了一种5V、0.6μm BiCMOS工艺的串行数据发送芯片,芯片包括用于时钟产生的锁相环、串并转换器、编码结构。由于是混合信号设计,所以采用了许多特殊结构以减小噪声耦合。本芯片的最大工作频率是400MHz,采用5V单电源,最大功耗不超过400mW。

采用1.75 Gbps串行发送器的低功耗14位125 MSPS ADC

提供了一种适宜于多通道集成的低功耗、小面积14位125 MSPS流水线模数转换器(ADC)。该ADC基于开关电容流水线ADC结构,采用无前端采样保持放大器、4.5位第一级子级电路、电容逐级缩减和电流模串行输出技术设计并实现。各级流水线子级电路中所用运算放大器使用改进的"米勒"补偿技术,在不增加电流的条件下实现了更大带宽,进一步降低了静态功耗;采用1.75 Gbps串行数据发送器,数据输出接口减少到2个。该ADC电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,测试结果表明,该ADC电路在全速采样条件下对于10.1 MHz的输入信号得到的SNR为72.5 d BFS,SFDR为83.1 d B,功耗为241 m W,面积为1.3 mm×4 mm。

一种适用于高速串行数据通信的发送器

介绍了一种采用深亚微米 CMOS工艺实现的单片集成发送器的设计 .该发送器适用于高速串行硬盘接口 ,主要由时钟发生器、并串转换电路和片内阻抗匹配的线驱动器三大模块组成 .发送器采用 0 .18μm六层金属单层多晶N阱 CMOS工艺实现 ,芯片面积 1.3mm× 0 .78mm .测试结果表明时钟发生器可工作在 1.5 GHz的频率下 ,数据可以正常发送 .发送器总体功耗为 95 m W,输出共模电平 2 70 m V ,单端输出幅度 2 70 m V.

一种CMOS蓝牙无线发送器电路

实现了一种低中频架构的 CMOS蓝牙无线发送器 ,提出一种漏极开路输出的功率放大器电路结构 .采用0 .35 μm数字 CMOS工艺制造 .测试结果表明 :该电路在 3.3V电压下总静态电流为 1 9m A;低频的二个 DAC,二路低通滤波器和电压 /电流转换电路均达到了设计指标 ;在实现功率控制的同时 。

018μmCMOS工艺784Mb/s的数据发送器设计

在高精度平板显示系统中 ,传统的界面将液晶显示控制器直接与平板图像控制器连接。由于信号的并行满摆幅传输 ,该界面不能解决强电磁干扰及高功耗等问题。给出了一种基于ANSI/TIA/EIA - 6 44标准的低压差分信号 (LVDS)数据发送系统 ,以解决传统数字视频界面的瓶颈问题。该系统采用 0 18μmCMOS工艺进行设计。高速、较少的并行传输线及低电压摆幅等系统特性实现了高速、低功耗、低电磁干扰 ,单通道数据传输率 784Mb/s ,总数据传输率达 392Mb/s的高速数字视频信号的传输。满足了SVGA、XGA、SXGA等显示模式分辨率的要求。该数据发送器采用HSPICE仿真器在各种PVT情况下做了仿真 ,结果表明 ,系统的各项指标满足上述标准 ,部分参数优于标准的要求。

0.18μm CMOS工艺3.125Gb/s发送器的设计

介绍了一种采用深亚微米 CMOS工艺实现单片集成发送器的设计 .它适用于 IEEE 80 2 .3ae多通道 1 0 Gbps以太网接口 (Ethernet) .发送器主要由时钟发生器、多路选择器、占空比调整电路和片内阻抗匹配的线驱动器组成 .为了提高传输速率发送器采用多相时钟结构 ,并且针对该种结构对发送器的功耗进行了系统优化 .文中设计的电路采用 0 .1 8μm工艺仿真 ,总体功耗为 95 m W,线驱动器差分输出幅度为 1 6 0 0 m V ,发送器的系统抖动为 5 0

一种2.5Gb/s带预加重结构的低压差分串行发送器

设计了一种带预加重结构的低压差分信号(LVDS)串行发送器,改进了传统LVDS发送器的共模电平反馈控制结构。LVDS串行发送器采用双运放反馈控制电路,在避免集成大电阻的同时,能够更好地稳定差分信号的输出摆幅。采用电路预加重技术,克服了数据高速传输过程中的高频信号损失问题。基于0.25μm CMOS工艺,实现了LVDS发送器,芯片面积约为0.03mm2,可满足2.5 Gb/s的高速串行数据传输。

电容式电动角行程执行机构位置发送器设计

设计了一种以电容传感器为敏感元件的电动角行程执行机构位置发送器。敏感元件采用基于比例测量原理的分瓣三层平行板电容式角位移传感器,主机系统以PIC16F877单片机为核心构建。结合现有电动角行程执行机构的内部结构和工程应用,利用ANSYS软件对敏感元件进行了有限元分析和仿真研究,并给出了位置发送器的具体实施方案。以电容式角位移传感器取代过去的差动变压器,使位置发送器的体积明显减小,设备调试工作也变得更为简单,而且,其测量精度也有一定的提高。

基于VHDL语言的全双工异步接收发送器电路设计

本文介绍了利用VHDL语言设计出全双工异步接收发送器电路的方法,并通过计算机仿真和实验证明了设计的正确性。

一种6 Gbit/s低功耗低抖动电压模发送器

提出了一种应用于高速串行链路中的基于二阶预加重和阻抗校正技术的6 Gbit/s低功耗低抖动电压模(VM)发送器。在综合分析阻抗、供电电流和输出驱动器预加重等因素影响的基础上,采用了多种技术来提高发送器的信号完整性,主要包括:设计了一种阻抗校正电路(ICU)以保证50Ω的输出阻抗并抑制信号反射,提出了一种自偏置稳压器用来稳定电源电压,同时设计了一种信号边沿驱动器用以加速信号的转换时间。最终,整个发送器在65 nm CMOS工艺平台进行设计。后仿真结果表明,发送器工作在6 Gbit/s时,远端输出眼图高度大于800 m V,均方根抖动小于2.70 ps。发送器的功耗为16.1 m A,占用面积仅为370μm×230μm。

具有SPI接口的数字式同步发送器设计

数字式同步发送器可根据给定的数字量,发出高精度的同步器信号,因此常应用于先进的检测设备中。但目前数字式同步发送器采用的都是并行接口,使用不方便,并且体积较大、价格较高。所以高精度、低成本、小体积的数字式同步发送器,是目前研制便携式仪器设备的急需部件。文中提出了一种基于MAX532D/A变换器,具有SPI同步串行接口的数字式同步发送器的详细设计方法,并给出了验证公式和实测误差。实际应用证明,该同步发送器具有体积小、性能价格比高、使用灵活方便、工作可靠等特点,具有较高的应用价值。

一种适用于高速串行数据通信的发送器设计

为满足点对点高速串行数据通信的需求,设计了一款适用于点对点高速串行数据通信的发送器芯片.该发送器包括产生高速时钟的内嵌锁相环倍频电路、集成8B/10B编码电路以及并串转换电路等模块.根据数模混合信号设计的特点,在电路设计上采用了CMOS、CML及BiCMOS等多种电路拓扑结构以提高芯片性能;在版图设计上采取了减小噪声耦合的措施.该发送器采用2P2M0.6μmBiCMOS工艺实现,芯片面积2.4mm×2.5mm,陶瓷封装.测试结果表明:该发送器的逻辑功能正确,串行传输速率达400Mbps,功耗350mW.

MIL-STD-1553B总线发送器IP核设计

为了开发具有自主产权的MIL-STD-1553B接口芯片,采用自顶向下的方法设计了一款专用的总线发送器IP核;通过自顶向下的方法完成系统设计与模块设计,使用VHDL语言书写发送器程序代码,以FPGA为平台对发送器进行了测试。结果表明,发送器的逻辑功能达到了设计要求,时序指标完全符合协议规范,实现了总线通信,具有消耗逻辑单元少的特点。

电磁浓度计发送器的改进

对测量液体电导和浓度的传感器作了两项改进。传感器采用液体耦合的初级和次级变压器线圈。初级变压器由方波振荡器激励,以增加稳定性;次级变压器馈入零输入阻抗放大器,以消除磁力线引起的铁芯中磁导率的变化。

一种RS-485总线发送器的设计

采用CMOS 0.5μm 40Vds/5Vgs工艺设计了一种RS-485总线发送器。通过设计新颖的输出上拉、下拉驱动结构来满足总线标准,设计摆率限制结构来减小实际应用中容易出现的EMI以及终端反射现象,设计过压、过流、过温保护结构能有效保护芯片在应用时不被烧坏。仿真结果表明,电路能够满足485总线标准要求。

用VHDL设计通用异步接收/发送器

分析了通用异步接收/发送器(UART)的功能特点,采用VHDL作为硬件功能描述方式,并结合现场可编程逻辑门阵列(FPGA),实现了一个可编程的通用异步接收/发送器UART模块,它完全符合标准的UART通信协议,可以用来连接电脑、微控制器、微处理器、DSP芯片等器件,实现系统的高速串行通信,从而增强系统的通信接口控制能力。

差动变压器式位置发送器的改进设计

对差动式位置发生器存在的问题作了分析,并针对现有差动变压器式位置发生器的缺点提出了改进设计的方法。详细介绍了改进电路的工作原理及设计特点。

用于无线局域网的CMOS射频前端发送器

介绍了一种用于802.11b无线局域网的高线性度射频前端发送器的设计与实现。该发送器采用直接转换结构,从而最大程度地减小了所需的片外和片上元件。电路采用0.18μmCMOS工艺实现。发送器包括两个低通滤波器、一个单边带混频器、一个功率预放大器和一个产生正交本振信号的除2分频器。发送器能够以3 dB一级提供12 dB的增益控制,输出1 dB压缩点为7.7 dBm,正常输出功率为2 dBm。整个发送器工作时消耗电流40 mA,工作电压1.8 V,芯片面积(不包括焊盘)为1.8 mm×1.5 mm。