抑制同步开关噪声的新颖电磁带隙结构

为了抑制印刷电路板的同步开关噪声(SSN),提出了一种新型二维电磁带隙结构.基于金属折线增强相邻单位晶格间的电感,采用折线与含有缝隙的正方形金属贴片桥接构建单位晶格,实现新型电磁带隙结构设计.应用HFSS软件仿真分析电磁带隙结构,结果表明:与相同参数的L形桥接电磁带隙结构比较,抑制深度为-30dB时,阻带带宽为0.45～5.3GHz,相对带宽提高了约15%,阻带下限截止频率下降了150MHz.测量结果与仿真结果吻合,能够全向抑制电源平面上的SSN,同时采用差分线对传输信号时,对信号完整性造成的影响较小.

高速PCB上同步开关噪声抑制的多级电容法

基于微波网络理论,研究了同步开关噪声的传播与抑制,提出了一种新的抑制噪声传播的多级电容法,研究表明该方法采用多列分布电容和增大噪声路径传输损耗能够有效地抑制噪声的传播,提高电容噪声抑制的效率。通过FDTD仿真和测试结果验证了该方法的有效性,并给出了多级电容法抑制噪声的应用规则。

电网高速数据采集系统板级同步开关噪声抑制研究

结合电网高速数据采集系统的特点,通过对同步开关噪声的分析,给出了板级降噪方案,利用SIwave仿真工具,研究了模数混合系统的平面分割方案,并设计分析了典型的电磁带隙结构。研究表明合理的器件布局和平面分割可有效抑制平面间的干扰,电磁带隙结构可有效抑制高频段同步开关噪声,并可通过调整单元格尺寸、数量、间距及板厚等来调整截止频率范围和隔离度。最后将系统级和板级噪声抑制措施应用到高速采集板卡,仿真结果满足电源完整性的需求,设计过程有利于初期发现和解决问题,增强系统稳定性,为电力系统监控装置提供坚实的基础。

高速印刷电路板中电磁带隙结构的同步开关噪声抑制和传输特性分析

该文从频域和时域两方面对一种正六边形贴片的电磁带隙(EBG)结构进行了特性分析和研究。利用等效电路理论分析和研究了贴片边长、贴片间距和过孔半径对该结构的带隙和传输特性的各自不同的影响,得到并验证了准确估算不同贴片边长带隙的上、下限频率和带宽的数学表达式。研究表明可以通过贴片间距来改变带宽,但不影响带隙左侧特性,过孔半径的缩小会导致带隙左移并变窄。最终分析了以EBG结构为返回路径的信号线的时域特性,实验证明EBG结构的周期越小,信号的传输质量越差。

一种适用于同步开关噪声抑制的共面电磁带隙新结构

该文根据电磁带隙结构的带隙形成机理及共面电磁带隙结构等效电路分析模型,通过引入新型的C-型桥接连线及开槽设计,提出了一种适用于高速电路同步开关噪声(SSN)抑制的带有狭缝的共面C-型桥电磁带隙(CBS-EBG)结构。实测结果表明,在抑制深度为-40 d B时,阻带范围为296 MHz^15 GHz,与LBS-EBG结构相比,在保持高频段SSN抑制性能的同时,阻带下限截止频率由432 MHz下降至296 MHz,有效降低了带隙中心频率。研究了局部拓扑下的信号传输特性,结果表明,当采用局部拓扑并选择合适的走线策略时,该结构在保持良好的SSN抑制性能的同时,能够实现较好的信号完整性。

基于IBIS模型的CMOS电路同步开关噪声的计算和优化

基于高速数字 I/O缓冲器瞬态行为模型计算并优化了 CMOS集成电路的同步开关噪声(SSN) .简述了用 IBIS(I/O Buffer Information Specification)数据文件构造高速数字 I/O缓冲器的瞬态行为模型的推导过程 ,利用序列二次规划法 (SQP)对 CMOS电路的寄生参数和传输线的主要物理参数进行了优化分析 ,减小了 CMOS电路的 SSN.

电磁带隙结构在同步开关噪声抑制中的应用分析

随着数字电路的噪声容限和时序容限不断减小,电源地平面上的同步开关噪声(SSN)成为高速设计的主要瓶颈之一。而现有抑制SSN的方法存在各自的不足,因而提出采用电磁带隙结构(EBG)设计来抑制SSN,软件仿真证明该方法是有效的。基于对多种不同结构EBG的研究,给出了EBG的设计思路和最新发展趋势,为今后的实际应用研究提供一定的参考与指导。

一种抑制同步开关噪声的超宽带电磁带隙结构

针对谐振电磁带隙(Electromagnetic Band Gap,EBG)结构带宽比较窄的问题,通过研究EBG的等效电路模型,提出了一种新颖的垂直级联型EBG结构.同时使用Ansoft HFSS软件对所设计的结构进行仿真分析及验证.仿真结果表明:新结构在抑制深度为-40dB时,阻带范围为0.75～15.7GHz,具有14.95GHz噪声抑制的超带宽特性.与同尺寸的传统单过孔Mushroom EBG结构相比,带宽增加3.65GHz,相对带宽提高32.3%.新结构为改善EBG结构抑制噪声带宽提供一种理论参考的新方法.

改进时频域混合方法分析电源分配网络同步开关噪声

对时频域混合方法加以改进用于分析电源分配网络同步开关噪声.引入修正Gram-Schmidt正交化方法实现矩阵的正交三角分解,以解决有理函数逼近构建时域宏模型中存在的病态条件数问题;同时提出一种结构简单的等效电路模型用于HSPICE电路仿真.计算实例验证了该方法的有效性.

高速数字I/O缓冲器瞬态行为建模及其在同步开关噪声分析中的应用

本文阐述了从最新版本的IBIS(I/OBufferInformationSpecification)建模数据中构造高速数字I/O缓冲器的瞬态行为模型的推导过程 ,获得了建模所需要的充分条件 .与相应的晶体管级模型 (SPICE模型 )相比 ,该方法在获得了更高仿真精度的同时 ,提高了具有大量同步开关器件芯片互连的仿真速度 .采用这些模型有效地分析了多芯片互连非线性电路中的同步开关噪声 。

高速芯片封装结构的同步开关噪声分析及抑制

基于 BIS模型 ,提出了一种新颖、简单地估算高速芯片封装结构同步开关噪声 (SSN)的方法 .通过与电路模拟方法的比较 ,表明了该方法的有效性 .基于对多种抑制封装结构 SSN措施的分析与讨论 ,给出了低 SSN的高速封装结构设计原则 .

高速多芯片组件同步开关噪声的二维特征法全波分析

高速多芯片组件(MCM)广泛用于高复杂度的系统中,而其中的同步开关噪声(Simultaneous Switching Noise)是影响系统功能的重要因素.本文采用二维电磁模型模拟MCM电源、接地板同步开关噪声;文中提出一种新的时域电磁问题的数值方法—特征法,并用于求解上述问题,所得结果与FD-TD计算的结果和文献报道一致.

PCB设计中同步开关噪声问题分析

印刷电路板设计中的同步开关噪声问题是现代高速数字电路应用的瓶颈之一。介绍了一种在电路板上施加同步开关报文和温度应力的可靠性测试方法,该方法可以有效暴露电路板上的同步开关噪声问题。借助噪声测试和阻抗分析手段,对一个由该方法发现的异常问题进行了分析,通过优化去耦电容和电源平面阻抗,抑制了电路板上的同步开关噪声,问题得到了完美解决。最后,给出了一些在PCB设计中抑制同步开关噪声的方法和建议。

高速集成电路系统中同步开关噪声分析

文章首次利用部分元等效电路 (PEEC)方法分析高速集成电路系统中同步开关噪声。该方法与其它等效电路方法及全波分析方法相比 ,简单、效率高 ,并可以和无源电路阶数缩减方法结合 ,进行大规模缩减 ,从而进一步提高计算速度。通过分析电路中两种典型结构体 (电源 /接地板 ,电源板 /信号线 /接地板 )未加去耦电容和加上去耦电容后同步开关噪声 。

基于螺旋谐振环结构的UWB同步开关噪声抑制电源平面

针对目前印制电路板中采用的同步开关嗓声抑制方法抑制带宽较窄、全向性较差、电源平面有效使用面积小、结构复杂及对信号质量影响大的问题,提出了-种基于螺旋谐振环结构的超宽带同步开关噪声抑制平面,具有结构简单、阻带宽、抑制方向具有全向性、无需周期性电磁带隙结构的特点.通过研究其等效电路模型,使用三维有限元法（FEM）对所设计的结构提取了S参数,并进行了频域与时域分析与仿真.仿真结果表明：所提出的结构其同步开关噪声抑制深度在-40dB时,阻带范围为0.13？20GHz,抑制带宽达到19.87GHz,有效降低了带隙中心频率;当注入噪声电压为1V时,可将噪声电压抑制到0.25mV;对比UC-EBG和PlanarEBG结构,在-40dB抑制深度时,抑制带宽分别提高了16.97GHz和17.73GHz.

基于MATLAB输出缓冲器的同步开关噪声模型

随着集成电路的发展,由于封装寄生电感的存在,同步开关噪声的影响越来越严重。提出了一种COMS输出缓冲器同步开关噪声模型并且考虑和分析了封装间互感对同步开关噪声的影响。使用Matlab计算得到的峰值同步开关噪声与HSPICE仿真结果相比,电压误差在8%之内,验证了该模型的正确性。另一方面,通过对互感的分析,得出了同步开关噪声随着互感的增加而减少,为抑制同步开关噪声提供新思路。

基于PEEC结合网络缩减算法和递归卷积分析高速MCM电路中同步开关噪声

本文提出了一种分析高速MCM电路系统中电源 /接地板上同步开关噪声的高效方法 ,即基于PEEC结合块缩减算法和递归卷积公式 .该方法具有参数提取简单、高效率、高精度特点 .同时 ,还提出了一种分级建模方法 ,若已知小尺寸电源 /接地板的时域宏模型 ,利用该方法可在时域直接分析大尺寸电源 /接地板上同步开关噪声 .最后 ,不仅运用平面电路公式验证了新方法的精度 ,而且还通过分析高速MCM电源 /接地板上同步开关噪声的两个例子 ,进一步阐明该方法的精度高。

一种分析高速MCM电路中同步开关噪声的方法

提出了一种分析高速 MCM电路系统中电源 /接地板上同步开关噪声的方法 ,即基于部分元等效电路 (PEEC)结合块缩减算法 PRIMA和多端口网络 (电源 /接地板 )的时域宏模型 .通过与平面电路解析公式的结果比较和实例分析高速 MCM电源 /接地板上同步开关噪声 ,结果表明 ,该方法具有参数提取简单、高效率。

一种抑制同步开关噪声的改进总线翻转编码方法

提出了一种改进总线翻转编码方法,用于抑制高速集成电路系统中的同步开关噪声。该方法可以显著减少总线平均翻转比特位数,同时尽可能使总线相邻位保持奇模传输,有利于改善信号完整性。利用FPGA实现了提出的改进总线翻转编码模块。物理实验表明,相对总线翻转编码,该方法以功耗稍有增加的代价,可取得平均翻转数量减少15.17%、电源波动噪声减小22.34%的编码增益。

以PEEC方法分析MCM中导体板上同步开关噪声

在高速多芯片组件 ( MCM)电路里 ,随着频率的升高 ,进入 GHz频段 ,则系统的互连和封装结构对信号产生不利影响 ,如信号延时、互扰以及当多个驱动器被同时触发时 ,会引起同步开关噪声 ,此噪声会耦合到系统其他电路 ,导致门电路错误触发或失效 .文中利用部分元等效电路( PEEC)方法分析了高速 MCM电路系统中导体板上同步开关噪声 ,该方法与全波分析及其他场方法相比具有效率高、容易结合有源器件一起分析同步开关噪声的特点 ;与其他等效电路方法相比 ,具有参数提取简单、效率高、精度高等优点 .最后 ,比较了该方法与 FDTD方法的特性 ,并分析了电路中两种典型结构体 (电源 /接地板、电源板 /信号线 /接地板 )未加去耦电容和加上去耦电容后电源