寄存器传输级低功耗设计方法

随着移动设备需求量的不断增大和芯片工作速度的不断提高 ,芯片的功耗已经成为电路设计者必须考虑的问题 ,对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑 ,并且功耗所占的权重会越来越大 .本文主要讲述在 RTL 设计中如何实现低功耗设计 .

面向寄存器传输级设计阶段的高效高精度功耗预测模型

功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该文提出一种面向千万门级专用集成电路(ASIC)的寄存器传输级(RTL)功耗预估方法,可在RTL设计阶段实现快速且准确的周期级功耗预测:根据输入信号的功耗相关性原则使用基于平滑截断绝对偏差惩罚项(SCAD)的嵌入法对输入信号自动筛选,从而解决大信号特征输入数量对预估性能的影响;通过时序对准方法对仿真波形数据进行校正,解决了sign-off级功耗与RTL级仿真波形之间的时序偏差问题,有效提升了模型预测的精度;建立了仅拥有两个卷积层和1个全连接层的浅层卷积神经网络模型,学习相邻位置和相邻时间上的信号活动与功耗的相关性信息,充分降低部署开销,使训练速度得到显著提高。该文使用开源数据集、28 nm工艺节点的3×10^(7)门级工业级芯片电路作为测试对象,实验结果表明,功耗预测结果和物理设计后PTPX分析结果相比,平均绝对百分比误差(MAPE)小于1.71%,11k时钟周期的功耗曲线预测耗时不到1.2 s。在场景交叉验证实验中,模型的预测误差小于4.5%。

寄存器传输级测试用例生成算法

基于控制流图数据流图层次模型,以分支覆盖、位功能覆盖以及语句可观测覆盖为目标,给出一个高层测试用例生成算法,并最终实现一种可行的RTL级测试生成算法.实验结果表明,在较少的测试生成时间下,该法可生成相对短的测试序列,得到与其他方法相当或略差的测试效果.此外,该算法因采用了测试用例技术而具良好的灵活性.

寄存器传输级存储器工艺映射算法

给出了用库中的一组存储器模块来综合一个源存储器模块的方法 ,该方法支持使用高层次综合和设计再利用的现代 VISI设计方法学 .定义存储器的映射为端口映射、字长映射和字数映射 ,最后把这 3个子问题综合起来形成完整的算法 .实验结果表明 ,寄存器传输级工艺映射(RTLM)

基于SystemC的寄存器传输级编程方法探讨

寄存器传输级建模在数字电路设计、仿真、验证过程中应用广泛。在介绍使用SystemC进行数字电路设计的优势后,详细阐述了基于SystemC的RTL设计方法。随后针对RTL设计需要较深的专业知识、代码复用率低、验证困难等问题,分析了一种计算模型——有限状态机的基本原理,并在此基础上提出了面向状态的RTL编程解决方案。两种不同方法均以通用移位寄存器的建模为例。最终通过对比仿真,展示了使用面向状态方法编程在寄存器传输级设计过程中的一系列优点。

基于规则的寄存器传输级ALU工艺映射算法的研究

提出寄存器传输级工艺映射 (RTLM)算法 ,该算法支持使用高层次综合和设计再利用的现代VLSI设计方法学 ,允许复杂的RT级组件 ,尤其是算术逻辑单元 (ALU)在设计中重用 .该映射算法使用目标ALU组件来实现源ALU组件 ,映射规则通过表格的方式给出 .此算法对于规则结构的数据通路特别有效 .应用k阶贪婪算法的实验结果表明 ,RTLM在高层次综合中对数据通路组件再利用是一种有效的方法 .

面向分模块寄存器传输级结构的高层次综合方法

随着集成电路工艺技术的发展,连线延时将逐渐主导系统的性能,传统的高层次综合方法已经不能满足设计的需要。文章讨论了寄存器传输级结构对综合方法的影响,并提出使用分模块的寄存器传输级结构作为高层次综合的目标结构。针对新的结构,概括了设计流程,设计了核心算法。实验数据表明,与传统的方法相比,该方法可以有效地改善系统的性能。

门级故障到寄存器传输级故障的映射

以一组 74系列集成电路产品和ISCAS85基准电路为例 ,研究了基本寄存器传输级 (RTL)元件的门级单故障到RTL故障的映射关系 .结果表明 :①对大多数电路来说 ,仅考虑电路的单个原始输出端出错将无法达到所希望的门级故障覆盖率 ;②RTL电路的实现不宜包含异或门、与或非门 (AOI)和或与非门 (OAI) ;③在选择差错模型时 ,不同功能的RTL电路需要同时考虑的差错数是不相同的 ,功能相同但仅局部逻辑结构有差别的RTL电路可以考虑相同数目的差错 .这些结论为研究超大规模集成电路的测试、容错设计与验证 ,以及基于故障注入的系统性能评估等技术提供重要依据 .

基于门控时钟的寄存器传输级功耗优化

随着深亚微米技术的发展,功耗已经成为现代超大规模集成电路设计中的一个主要设计约束.本文在设计多点控制协议MPCP模块中,采用插入门控时钟这一技术以降低芯片功耗.针对插入门控寄存器造成测试很难控制这个问题,采取在锁存器的前后加入控制点的方法,解决了由于插入门控时钟而对可测性造成的影响.最后,使用SMIC的0.25um CMOS工艺,并用Synopsys的power complier进行功耗优化,达到了很好的效果.

寄存器传输级设计内部,多个相似命名端口信号值的批量读取方法

由于在寄存器传输级设计中的内部可能会产生许多功能一致,命名相似的端口,但其值又极其重要,如果我们逐一去读取其值,耗时费力,且会造成相似代码的冗余,需重复相关操作。但我们又不能放弃读取这些端口的数值。所以此方法提供了可以较快,较完整的侦测到所需所有端口的值的简便方法。便于庞大系统的后期维护,减少人为错误的引入,也有较强的复用性,大大增加了读取内部端口信号的方便快捷性。

基于门控时钟的寄存器传输级功耗优化

随着深亚微米技术的发展,功耗已经成为现代超大规模集成电路设计中的一个主要设计约束。采用插入门控时钟这一技术对芯片的功耗进行优化,针对插入门控时钟造成的可测性、时序等方面的问题进行详细分析,得到相应的解决办法。最后,使用SMIC的0.25μmCMOS工艺库,并用Synopsys的powercomplier进行功耗优化,可以达到很好的效果。

基于TLM2.0的SPARC事务级建模

为提高可扩展处理器体系结构(SPARC)的设计抽象层次和仿真速度,设计一种符合第8版SPARC(SPARC V8)的事务级模型。该模型基于TLM2.0标准,采用解释型指令集仿真方法实现程序执行。通过构建验证环境,证明该事务级模型能够正确运行并跟踪SPARC V8程序,仿真速度比寄存器传输级提高2个数量级。

基于RTL级的数字电路功耗分析

研究从 RTL级分析数字电路的功耗 .应用信息论中熵的概念计算由 VHDL描述中抽象出的电路模型的功耗 ,并考虑输出之间的相关 .分别对单输出和多输出情况进行了分析 ,最后得到一个考虑相关的近似功耗估算公式 ,将熵与电路功耗结合起来能够比较精确地估算电路功耗 .

基于压缩感知的RTL级功耗估算仿真

系统芯片功耗动态评估往往需要仿真不同的向量集,估算速度慢;为减少SoC功耗估算时间,结合压缩感知优越的稀疏表示能力,设计一种快速的RTL级功耗估算方案;首先根据芯片RTL描述生成模拟输入矢量,然后利用压缩感知生成原始输入矢量的良好近似表示或精确表示,以减少输入矢量规模,并将其作为新的输入矢量,最后用经压缩的新矢量序列来仿真电路,从而计算出芯片功耗;仿真实验表明,这种功耗估算方法能在保持非常高的精确度的同时,比同类方案缩短仿真时间约28%。

基于加权数据通路的RTL级低功耗SoC设计

低功耗是SoC设计与评估的重要技术指标之一,现利用加权数据通路,提出一种新的低功耗SoC设计方法。该算法首先利用程序切片技术提取RTL级数据通路,然后采用贝叶斯网络训练获得各数据通路的权重(使用频率),以形成加权数据通路,最后根据各路径权值控制门控信号的产生,对权值小的通路优先插入门控逻辑或合并门控逻辑,从而有效降低系统功耗。实验结果表明,该算法与已有ODC低功耗算法相比功耗平均下降8.38%,面积开销平均减少6.8%,同时数据通路的简化也使得算法计算负荷大幅下降。

Wishbone总线交易级建模

交易级建模在系统功能建模和验证方面可以增快速度,也可以加速仿真的速度并允许在高层次抽象中研究和确认设计中可供选择的模块。针对Wishbone片上总线协议,依据SystemC中接口方法调用的基本原理和交易级建模的方法,完成了Wishbone总线中共享总线的交易级建模,结果表明SystemC适合在交易级建模系统的行为和通信,交易级建模在仿真速度方面具有优势。

Viterbi解码器RTL级设计优化

当今芯片产业竞争激烈,速度低、面积大、功耗高的产品难以在市场中占有一席之地。Viterbi解码器作为一种基于最大后验概率的最优化卷积码解码器,被广泛应用于多种数字通信系统中,却由于其较高算法复杂程度,给芯片设计带来了挑战。针对芯片的速度、面积和功耗,通过对Viterbi解码器RTL级设计的若干优化方法进行研究和讨论,实现了一个应用于DVB-S系统的面积约为2万门的Viterbi解码器。

基于RTL级USB2.0协议层的设计与实现

在分析了USB 2 .0协议层通信原理的基础上 ,采用模块划分方法 ,将协议层划分为 3个主要模块 ,运用VerilogHDL语言完成了RTL(寄存器传输级 )设计 ,并在Cadence软件Verilog XL上通过了行为仿真。最后通过Xilinx公司的FPGAVirtex芯片加以实现 ,以XilinxISE软件布线后 ,仿真结果显示速度达到 5 2MHz ,完全满足USB 2 .0协议的要求。

优先级资源共享在RTL综合中的实现

针对现场可编程门阵列内部复杂算术操作资源有限、资源占用面积较大以及RTL级(寄存器传输级)综合中面积优化大多仅针对一般逻辑操作的问题,提出了一种优先级资源共享方法.该方法通过改进普通的资源共享方法,使不同时刻进行的算术逻辑单元(ALU)按照相同输出、相同输入、无共同端口的优先级顺序依次进行共享.实验结果表明:该方法不仅可以减小ALU的个数,达到面积优化的效果,而且和普通的资源共享方法相比,其所需多路选择器更少,时序结果更好,还能避免数据流冲突.

Cadence推出C-to-SiliconCompiler拓展系统级产品

2008年7月15日Cadence设计系统公司宣布推出CadenceC－to－SiliconCompiler，这是一种高阶综合产品，能够让设计师在创建和复用系统级芯片IP的过程中，将生产力提高10倍。C－to－SiliconCompiler中的创新技术成为沟通系统级模型之间的桥梁，它们通常是用C／C＋＋ 和SystemC写成的，而寄存器传输级（RTL）模型通常被用于检验、实现和集成SOC。这种重要的新功能对于开发新型SOC和系统级IP，用于消费电子、无线和有线网络市场的公司尤其可贵。C-to－Silicon Compiler让工程师可以在更高的提取级别上工作，并且帮助硬件微架构的分析自动进行。