基于130nm工艺嵌入式SRAM单粒子软错误加固技术研究

在空间环境中,嵌入式SRAM易受高能粒子的作用发生单粒子软错误,针对这一现象,文章研究了深亚微米工艺下嵌入式SRAM的单粒子软错误加固技术,提出了版图级、电路级与系统级加固技术相结合的SRAM加固方法以实现减小硬件开销、提高抗单粒子软错误的能力。并基于该方法设计了电路级与TMR(三模冗余)系统级加固相结合、电路级与EDAC(纠检错码)系统级加固相结合和只做电路级加固的3种测试芯片。在兰州近物所使用Kr粒子对所设计的测试芯片进行单粒子软错误实验,实验结果表明,系统级加固的SRAM抗单粒子软错误能力与写入频率有关,其中当SRAM的写入频率小于0.1s时,较只做电路级加固的芯片,系统级和电路级加固相结合的SRAM可实现翻转bit数降低2个数量级,从而大大优化了SRAM抗单粒子软错误的性能。并根据实验数据量化了加固措施、写频率和SRAM单粒子翻转截面之间的关系,以指导在抗辐照ASIC(专用集成电路)设计中同时兼顾资源开销和可靠性的SRAM加固方案的选择。

嵌入式SRAM的一种高可靠性内建冗余分析策略研究

为有效提高嵌入式静态随机访问存储器(Static Random Access Memory,SRAM)的可靠性,进而确保整个航天电子系统的可靠运行,通过对嵌入式SRAM故障分布特点的分析,给出了一种改进的存储器架构。采用列块修复与行单元修复相配合的方法,并在此基础上提出了二维冗余模块存在故障的内建冗余分析(Built-In Re-dundancy Analysis,BIRA)策略。该策略高效运用了设置的行修复寄存器与列修复寄存器,极大地提高了故障的修复率。通过64×8位的SRAM仿真实验验证了提出的内建冗余分析策略的可行性,有效确保了系统在冗余模块和主存储器都存在故障的情况下的高可靠运行。

SoC中嵌入式SRAM的BIST测试方法研究

随着集成电路设计规模的不断增大,在系统芯片SoC(System on a Chip)中嵌入大量的SRAM存储器的设计方法变得越来越重要。文中介绍了SRAM的典型故障类型和几种常用的测试方法,同时详细分析了嵌入式SRAM存储器内建自测试的实现原理以及几种改进的March算法,另外,以16k×32bitSRAM为例,给出了SRAM内建自测试的一种典型实现,并在Altera-EP1S25上实现。

SOC中多片嵌入式SRAM的DFT实现方法

多片嵌入式SRAM的测试一般由存储器内建自测试MBIST设计来完成。为了迎接多片SRAM的测试给DFT设计带来的挑战。文中以一款基于SMIC 0.13um工艺的OSD显示芯片为例,从覆盖率、面积、测试时间、功耗等方面分析了多片SRAM的MBIST设计,提出了一种可实现多片SRAM的快速高效可测试设计实现方法。

日立和瑞萨研制成功低压嵌入式SRAM技术

日立公司和瑞萨科技公司目前宣布，两家公司研制成功低压嵌入式SRAM技术，这项技术是针对用90nm工艺和更小工艺尺寸制造的系统级芯片(SoC)技术而研制的。利用这项新的电路技术，在进行写入操作时，SRAM单元的电原可以处于“浮动”(脱离供电电源)状态，并且可以工作在0．8V，预计它将成为实现信息设备(信息设备在支撑着社会发展)中系统级芯片高性能、低功率运作的基本技术。

适用于嵌入式五口SRAM的多频率内建自测电路

提出了一种多频率带有扫描链的 BIST方案 ,用于五口的 32× 32嵌入式 SRAM的可测性设计。分析了多口 SRAM的结构并确定其故障模型 ,在此基础上提出了一种名为“对角线移动变反法”( OMOVI)的新算法及其电路实现。与传统的“移动变反法”( MOVI)相比 ,在保证故障覆盖率前提下 ,测试图形的测试步数由原来的12 N log2 N减小为 N/ 2 +2 N log2 N( N为 SRAM的容量 )。该方案集功能测试、动态参数提取和故障分析定位于一体 。