基于FPGA的异步FIFO缓存数据溢出控制系统

为获取更高效、稳定的缓存数据控制方法,设计基于现场可编程门阵列(field programmable gate array,FPGA)的异步FIFO缓存数据溢出控制系统。设计存储控制方案,得到基于FPGA的系统硬件;建立缓存数据存储溢出模型,得到数据节点剩余能量的最小值最大化求解,在函数模型下判断存储数据是否溢出;设计数据溢出控制算法,得到缓存数据溢出控制系统的软件。分别对数据溢出的监测性能与控制性能进行测试。实验结果表明:使用该方法剩余的能耗较高,可见该方法对于缓存数据的监测与控制性能均较好。

基于Chisel语言的异步FIFO设计及验证

采用敏捷硬件开发语言Chisel,对数字系统设计中经常使用的异步先进先出(FIFO)进行设计,使用Chisel语言特性提高了设计效率和质量。使用ChiselTest框架对所设计的异步FIFO进行基本功能仿真验证,使用通用验证方法学(UVM)进行更加完备的功能仿真验证,再使用QuartusⅡ软件进行逻辑综合。对比使用Chisel语言与使用传统硬件描述语言(HDL)设计的异步FIFO综合结果,结果表明,使用传统HDL语言设计的异步FIFO消耗了50个组合逻辑单元,而使用Chisel语言设计的异步FIFO,综合后仅消耗了39个组合逻辑单元。

异步FIFO的设计与验证

多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个难题。传统的异步FIFO设计采用同步读写地址后比较产生空满标志的方法,面积大、工作频率低。针对这些问题,文章提出了一种新的异步FIFO设计方案,它改进格雷编码电路,提高异步FIFO的工作频率,用先比较读写地址产生空满标志,再同步到相应时钟域的方法避免使用大量的同步寄存器,减小面积空间。EDA综合及FPGA验证的结果均表明,改进后异步FIFO的性能有了显著提高。

基于Gray码的异步FIFO接口技术及其应用

本文介绍了利用异步FIFO在跨时钟域的逻辑设计中进行异步接口的技术 ,介绍了利用Gray码作异步FIFO指针的方法。

基于FPGA异步FIFO的研究与实现

通过分析异步FIFO的结构和关键技术,以减少电路中亚稳态出现概率为主要目的,提出了一种有效实现异步FIFO的设计新方法。结合FPGA对设计的异步FIFO进行了验证并针对两种FIFO模型做了性能比较,结果表明该设计大大提高了工作频率和资源利用率。

异步FIFO的VHDL设计

给出了一种利用格雷码对地址编码的异步FIFO的实现方法，并给出了VHDL程序，以解决异步读写时钟引起的问题。

一种面向船联网的“北斗”异步FIFO多通道模型

北斗卫星通信已成为我国近海船联网通信系统中主要通信方式之一,许多情况它是船载信息设备的唯一外部通信接口.为解决多路信息设备与北斗终端信息交互过程中,无法有效实现数据分配与记忆应答等问题,提出高速异步FIFO多通道通信模型,基于现场可编程门阵列(FPGA)设计验证所提模型,经验证及仿真测试表明此通信模型系统性能稳定、可靠且移植性强.基于标志移位码的高速异步FIFO多通道通信模型实际应用于基于北斗卫星通信的船联网系统,有效解决船载信息设备通过北斗终端实现交互通信的问题.

动态参数模型确定SoC中异步FIFO深度的方法

针对超大规模集成电路和片上系统设计中确定异步FIFO浓度的问题,根据异步FIFO运行时的属性提出FIFO动态参数模型,该模型包括FIFO饱和度、写入端和读出端数据传输率及上溢/下溢频率。在该模型的基础之上,分析异步FIFO的深度与动态参数之间的关系,采用功能仿真方法确定片上系统中异步模块之间数据传输所需FIFO的深度。对典型实例的分析表明,采用这种方法能够在保证系统数据通信性能的前提下,获得最小的FIFO深度,优化系统资源的使用。

异步FIFO在FPGA与DSP通信中的运用

利用异步FIFO实现FPGA与DSP进行数据通信的方案。FPGA在写时钟的控制下将数据写入FIFO,再与DSP进行握手后,DSP通过EMIFA接口将数据读入。文中给出了异步FIFO的实现代码和FPGA与DSP的硬件连接电路。经验证,利用异步FIFO的方法,在FPGA与DSP通信中的应用,具有传输速度快、稳定可靠、实现方便的优点。

基于异步FIFO的高速采样自适应滤波系统的设计

针对用FPGA实现的高速自适应滤波器与高速ADC数据处理速度不匹配、容易产生串扰等问题,提出了一种基于异步FIFO技术的高速采样自适应滤波系统方案,选用双通道高速AD9238-40作为前置输入级,用片内异步FIFO作高速缓存,用FPGA控制采样与滤波,给出了系统的结构框图,对异步FIFO与采样滤波控制器进行了仿真,并将异步FIFO与采样滤波控制器集成在同一FPGA上,完成了对双通道高速AD9238与自适应滤波器的高速匹配控制。仿真结果表明:该方案既能降低系统的成本,又能有效降低高频可能引起的干扰,对于高速实时电路处理具有一定的参考意义。

一款低功耗异步FIFO的设计与实现

我们在异步FIFO(First In First Out)设计中,引入了门控时钟技术降低了控制电路和译码电路80%的功耗;并采用位线分割技术降低了存储单元38%的功耗.利用格雷码作异步FIFO指针的控制电路,能有效消除多时钟域中的亚稳态.基于CSMC0.6μm标准单元库的半定制设计流程对其进行设计和实现:使用Verilog硬件描述语言,利用Modelsim进行时序和功能仿真、Synopsys DC完成逻辑综合、SE实现自动布局布线.

一种高性能异步FIFO的设计与实现

提供了一种全新的高性能异步FIFO设计方案.首先定义了FIFO的通信协议和总体结构设计,然后围绕如何提高FIFO性能依次论述了存储阵列设计、读写控制逻辑和空/满判断逻辑的设计方法.通过与FPGA本身的FIFO模块比较,该方案可以提高FIFO性能30%以上.

导航接收机的非对称异步FIFO设计

无线电导航系统接收机中采用了多个通道对各个基站发来的数据进行并行处理,在FPGA和DSP中需要相互交换各种不同宽度和传输速率的数据,文中在重点分析了FPGA中设计的非对称异步FIFO结构特点及设计难点的基础上,提出具有总线功能的异步FIFO,即写入字宽和读出字宽不同的高速异步FIFO设计。采用VHDL语言描述,增加了硬件设计的可移植性和通用性,给导航接收机提供了一种简单有效的数据传输解决方案。

异步FIFO的模型检验方法

跨时钟域(Clock Domain Crossing,CDC)设计和验证是SOC系统芯片设计的关键问题。讨论了异步FIFO的模型检验方法,利用模型检验工具SMV,建立了异步FIFO的有限状态机模型,使用时序逻辑LTL对该模型和属性进行了描述和验证。实验结果达到要求,同时表明该方法是行之有效的。与传统的模拟和仿真等验证方法相比较,模型检验具有能够自动进行、验证速度快、不用书写测试激励等优点。

异步FIFO中存储单元的分析设计

从异步FIFO的一般结构入手,重点对异步FIFO中的双端口RAM存储器进行了分析,深入研究了存储单元的读写工作原理,以此得出各单元管子参数设计的尺寸要求以及管子单元比(CR),并根据0.35μm CMOS工艺设计出了1k×9bit的异步FIFO,其读取速度约为10ns。

Camera Link接口的异步FIFO设计与实现

介绍了异步FIFO在Camera Link接口中的应用,将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点,解决了异步FIFO设计中存在的两个关键问题:一是尽量降低电路中亚稳态的出现概率;二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。

微处理器中异步FIFO的一种优化方法

在VLSI电路设计中,一个系统包含了多个时钟域,如何在这些不同的时钟域之间传递数据成了一个重要问题;在微处理器总线接口等多时钟系统中,采用异步FIFO传递数据是一种安全高效的方法,提出了一种优化的异步FIFO设计,以异步的方式产生标志信号,根据排队论确定最优的FIFO深度,并引入门控时钟技术降低了动态功耗;与其它设计相比,电路结构简单,在面积和功耗方面得到了改善,可以广泛在嵌入式微处理器中使用。

异步FIFO的设计分析

基于FIFO的工作原理依次论述了异步FIFO的读写控制逻辑和空满状态判断逻辑,突破了传统的方法,采用分别为读、写指针增添一位附加位的方法来更快、更准确地判断异步FIFO的空、满状态,设计了一款具有转发功能的FIFO。测试结果表明:此款FIFO的转发功能正常,读写速率可达到165 MHz。

ASIC中的异步FIFO的实现

绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题,多时钟域设计的一个难题是如何避免亚稳态的产生。异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口,它们之间不需要互相握手,只需跟接口FIFO模块进行交互就可以了,使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的,采用VHDL语言设计,通过对设计进行简单的修改,即可用于各种不同的系统的设计,经过充分测试和优化,该异步FIFO运行稳定,占用FPGA内部资源也非常少。

异步FIFO结构及FPGA设计

首先介绍异步FIFO的概念、应用及其结构,然后分析实现异步FIFO的难点问题及其解决办法;在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA实现。