一种适合VLSI实现的快速加法器

本文提出一种规整结构超前进位加法器,其加法时间与位数的对数成比例;而且其结构规整、逻辑简单、互连容易。SPICE模拟表明,采用2μm CMOS工艺的16位加法器最坏情况延时为5.4ns,并具有位数加倍延时仅增加1.2ns的扩展特性。它可以方便地用全定制或半定制等VLSI设计方法实现。

一种基于环形振荡器的轻量级高效率的真随机数发生器

真随机数发生器(TRNG)作为芯片中重要的安全组件,在现代加密系统中扮演着越来越重要的角色。对于TRNG的设计,关键是需要熵提取器可以在恶劣的环境变化(如工艺波动、电压和温度(PVT))下稳定地生成熵值。基于Xilinx FPGA平台提出了一种基于环形振荡器的低成本,高效率真随机数发生器。TRNG一方面通过快速进位逻辑来提高熵提取的效率,另一方面通过优化电路结构和延迟,在以相对较低的资源开销情况下实现可观的吞吐量和随机性。TRNG分别在多块Xilinx Virtex6 FPGAs和Xilinx Spartan6 FPGAs上进行验证,实验数据测试结果表明,所提出的TRNG能够在广泛的PVT范围内表现出良好的鲁棒性,且生成的随机比特流不仅以相当高P值通过NIST SP800-22统计测试套件,而且可以通过最新的NIST SP800-90B测试。

基于FPGA的DDS IP核的研究与设计

针对传统的用单片机和DDS芯片设计高频信号发生器的方法具有的硬件结构复杂、人机交互性差和低可移植性等问题,提出了一种实现高频信号发生器功能的直接数字频率合成器(DDS)IP软核的设计方法.本设计首先通过加权的方法实现十进制向二进制的转换,提高IP核的人机交互性,并引入streamlined算法在FPGA上实现频率控制字产生单元,解决传统设计中硬件结构复杂的问题.然后,在ISE设计平台上采用Verilog HDL硬件描述语言进行DDS行为描述,连接频率控制字产生单元,实现一个可重载的DDS IP软核.最后,在XILINX SEEDXDTK V5实验平台上对IP核进行板级验证.验证结果表明,此IP核具有良好的人机交互性和可移植性,能够很好的满足实际应用.

一种新型分段延时型DPWM的设计与实现

文章提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的分段延时型数字脉宽调制模块(digital pulse width modulator,DPWM),将二进制的输入信号分成3段,分别分配给计数器、相移电路和快速进位链,以产生精度不同的3段延时叠加,从而形成高时间分辨率的脉宽调制(pulse width modulator,PWM)信号;分析了在相移电路中潜在的时序与逻辑错误,设计新型的相移电路解决上述问题。此外,利用加法器进位延时综合成为快速进位链,在提高时间分辨率的同时减少所占用的资源。通过Altera Cyclone IV系列FPGA板测试表明,在14 bit位宽、156 MHz工作频率下,该文设计的DPWM时间分辨率达到50 ps,线性度大于99.2%。

基于FPGA的高精度多通道时间数字转换器设计

采用Xilinx Virtex-5FPGA芯片,实现了一种高精度、多通道时间数字转换器的设计。每个通道配有一条抽头延迟线,每条延迟线由64个快速超前进位链(CARRY4)组成。布线后,延迟线成链状结构紧密排列,有效消除了布线路径带来的误差,降低了积分非线性和微分非线性误差。仿真结果表明,设计的时间数字转换器的最低有效位约为26.35ps,有效精度约为14ps,INL小于4.3LSB,DNL在-0.8LSB^2.4LSB范围内。