一种sigma-delta ADC数字抽取滤波器设计与实现

数字滤波器是sigma-delta模数转换器的主要组成部分,用于对调制器输出信号的滤波和抽取。本文设计的数字滤波器是由间接型级联积分梳状滤波器组成。在说明CIC滤波器原理的基础上,通过Verilog实现并验证其功能与性能。

一种改进的CIC抽取滤波器设计

针对软件无线电系统中CIC抽取滤波器的应用需要,提出一种改进CIC抽取滤波器的设计方法。该方法通过引入COSINE滤波器和采用非递归并行结构,有效的解决了传统滤波器在旁瓣抑制性能和增益方面的不足,提高了滤波器的旁瓣抑制比,输出噪声较小。改进的CIC抽取滤波器不需要乘法器,所以硬件实现简单,稳定性高。最后通过仿真证明了该方法的有效性。

一种用于14位1.28MS/sΣΔADC的数字抽取滤波器设计

设计了一种数字抽取滤波器,此滤波器由多级级联结构组成,对sigma-delta调制器的输出信号进行滤波和64倍的降采样,具有较小的电路面积和较低的功耗.采用TSMC 0.18μm CMOS工艺实现,工作电压1.8 V,流片测试结果表明:sigma-delta调制器输出信号经过数字抽取滤波器后,信噪失真比(SNDR)达到了93.9 dB,满足设计要求.所提出的数字抽取滤波器-6 dB带宽为640 kHz,抽取后的采样频率为1.28 MHz,功耗为33 mW,所占面积约为0.4 mm×1.7 mm.

∑-Δ ADC中数字抽取滤波器的多级实现

设计和实现了一个应用于音频∑-Δ模数转换器的数字抽取滤波器.该抽取滤波器采用多级多采样率结构,由梳状滤波器、补偿滤波器和2个FIR半带滤波器构成.补偿滤波器补偿梳状滤波器的通带滚降,补偿后整个抽取滤波器带内纹波小于0.006 dB,同时补偿滤波器实现了2倍降采样,减少了一个FIR半带滤波器的硬件开销.滤波器系数均采用规范符号编码实现,避免使用规模很大的乘法器单元.数字抽取滤波器采用SMIC 0.18μm CMOS工艺实现,芯片测试表明,该滤波器对256倍过采样率、三阶∑-Δ调制器的输出码流进行处理得到的信噪比达到107 dB,能够满足高端音频模数转换器的要求.

一种24位Delta-Sigma A/D数字抽取滤波器设计

为了可以对天文望远镜环境温度实现更好的监控,本文设计了一种针对天文望远镜温度监控的24位高精度Delta-Sigma(简称D-S)A/D数字抽取滤波器,主要工作包括D-S A/D数字抽取滤波器Matlab建模与仿真、Verilog代码编写和使用SMIC18工艺的数字后端设计.其中有限冲击响应(FIR)抽取滤波器共3级:第1级为级联积分梳状(CIC)滤波器,抽取因子为32;第2级为级联积分梳状补偿滤波器,抽取因子为16;第3级为半带(HB)滤波器,抽取因子为2.最后设计的滤波器的输入信号为4位,采样频率4.096 MHz,输出信号24位,采样频率4kHz,输出信噪比154dB.得到的输出波形满足设计要求.

多相抽取滤波器的FPGA实现

信号的多相分解在多抽样率信号处理中有着重要的作用。介绍了多相分解的基本理论,结合FIR抽取滤波器的多相分解形式,用Verilog HDL语言来实现2倍抽取滤波器的多相结构,QuartusⅡ软件仿真输出波形,并且用MATLAB对仿真结果进行验证并作比较。结果正确,最后将编程数据文件下载到FPGA芯片上。多相抽取滤波器的设计方法是可行的,整个设计过程由软件实现,参数易于修改。

基于抽取滤波器多相分解的盲自适应符号同步算法

针对软件无线电系统中接收信号采样时钟独立于发送信号时钟的特点,提出了在抽取操作过程中实现符号同步,避免了在基带阶段进行内插操作,以得到多相位信息的做法,利用过抽样信号固有的多相位信息,通过最大似然相位误差检测算法,调整延时机构,使信号传输延时匹配于延时分枝索引值,实现后续信号抽取输出为最佳采样值,利用级联积分梳状(CIC)滤波器和半带滤波器(HBF)作为抽取滤波器,应用滤波器多相分解算法,降低了系统实现的复杂性和运算量。仿真结果表明,当信号传输延时匹配于延时分枝索引值时,相位误差和延时分枝索引值将趋于稳定。

CIC抽取滤波器的改进及其FPGA的实现

为补偿传统CIC滤波器的通带衰减,提出一种改进型的CIC抽取滤波器,即在SCIC滤波器之后级联一个二阶多项式内插滤波器。基于硬件实现的要求,给出改进型CIC滤波器的FPGA高效实现原理图。仿真结果表明改进的CIC滤波器具有更好的通阻带特性。

一种性能良好的高效CIC抽取滤波器的设计

针对传统CIC抽取滤波器性能和结构存在的问题,利用一个ISOP滤波器和余弦滤波器对CIC抽取滤波器的通阻带进行优化,使得CIC抽取滤波器幅频特性得到很好的改善。通过应用非递归结构和部分多相分解技术对CIC抽取滤波器的结构进行分解,得出一个能实现任意抽取因子的改进的CIC抽取滤波器的实现结构。最后的仿真表明:该设计方法使得CIC抽取滤波器性能得到改善,实现结构高效,在实际工程中有很大的应用价值。

数字下变频中抽取滤波器的设计及FPGA实现

针对软件无线电接收机数字下变频中高速数字信号的降采样需求,利用半带滤波器及级联积分梳状滤波器,设计了一种半带滤波器前置的多级抽取滤波器架构。通过Simulink搭建系统模型验证之后,利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上实现了一种下采样率为64的抽取滤波器。Modelsim仿真结果表明,该抽取滤波器设计是有效的,达到了设计指标。

多级抽取滤波器的VLSI实现

采用基于 ROM的可编程方案 ,实现了 ∑ΔADC中多级抽取滤波器 .梳状滤波器用作多级抽取的首级 ,使用全加器和全减器实现 .剩余 4倍抽取采用两级半带滤波器和升幅 FIR实现 .这些滤波运算采用一个 ALU分时进行 ,运算控制字存于 ROM中 ,仅需对 ROM编程即可实现不同的滤波器 .控制字同时实现了对 RAM的分级分块存取、规范符号编码 ( CSD)

高频数字抽取滤波器的设计

设计了采样频率为640 MHz、过采样率为64的高频数字抽取滤波器。该数字抽取滤波器由CIC(Cascaded Integrator Comb)滤波器(降16倍)、CIC补偿滤波器(降2倍)和半带滤波器(降2倍)组成。为了实现高频工作,CIC滤波器采用两级结构,第一级采用多相分解技术,使大部分结构工作在较低时钟频率下,极大地降低了CIC的功耗,第二级采用传统结构。CIC补偿滤波器使信号通带平坦,半带滤波器满足了阻带的衰减要求。为了验证数字滤波器的性能,搭建了四阶前馈—反馈结构ΣΔ调制器,作为数字抽取滤波器的输入,最终在输入信号频率为0.5 MHz时,数字抽取滤波器输出的信噪比为97.40 dB。

FIR抽取滤波器高效实现算法

抽取滤波器是软件无线电系统中运算量非常大的模块。如何降低数字抽取滤波器的运算量是软件无线电系 统的关键问题之一。为了降低数字抽取滤波器的运算量,对现有FIR抽取滤波器快速算法进行了研究,并在此基础上提出了 一种新的抽取滤波器的高效实现算法,其滤波卷积部分的运算量是传统方法的1/(2D),是多相滤波器法的1/2。

Sigma-Delta ADC数字抽取滤波器的设计和实现

数字抽取滤波器是Sigma-Delta(Σ-Δ)模数转换器(ADC)的重要组成部分,它负责Σ-Δ调制器输出信号的滤波和抽取。文中设计的数字抽取滤波器由级联积分梳状(CIC)滤波器、CIC补偿滤波器和半带滤波器组成。首先,介绍Σ-ΔADC原理;然后,讨论数字抽取滤波器的原理及实现;接着,分别从MATLAB和Verilog实现验证抽取滤波器的功能;最后,通过测试实际芯片验证数字抽取滤波器的功能和性能,满足设计要求。

频响改善的低功耗CIC抽取滤波器

针对传统递归型CIC(cascaded-integrated comb filters)抽取滤波器功耗较大、频率响应特性不理想的缺陷,设计了一种改进的非递归型CIC抽取滤波器。利用降序素数分解和多相分解使CIC滤波器以多级多相的低功耗结构实现,通过适当增大级联因子提高抽取器的混叠抑制比,同时利用一个2阶的SIN型补偿滤波器有效地减小通带衰减。仿真结果表明,与其他方案相比,改进的抽取滤波器能够在较低功耗条件下,获得理想的通带衰减和混叠抑制性能。

Lagrange半带滤波器在数字抽取滤波器中的应用

高阶CIC滤波器的补偿滤波器通带内波纹较大,且幅值增长很快,会引起补偿后的CIC滤波器通带不平坦和阻带放大,影响了它的性能的提高。实际中往往只采用低阶的CIC滤波器,并且放在整个数字抽取滤波器的前端。反之, Lagrange半带滤波器的通带较平坦,而且在混叠带内衰减很大。由于通带较平坦,因此可以不用对其进行补偿,从而高阶的Lagrange半带滤波器可以被使用,这样它在混叠带内的衰减比补偿后的CIC滤波器要大的多。Lagrange半带滤波器的抽头都是以2为底的分数,硬件实现较简单。实验说明使用4阶的CIC加8阶Lagrange半带加FIR滤波器的方式,滤波后的噪声功率比传统的4阶的CIC加FIR滤波器的方式要小,并且其功耗也较小。

采用UVM的数字抽取滤波器的验证

采用通用验证方法学(UVM)搭建验证平台,以Sigma_Delta A/D转换器中的数字抽取滤波器为验证对象,重点分析UVM验证平台的设计方法.利用该UVM验证平台,产生随机化的测试向量,对数字抽取滤波器模块进行全面的验证,最终达到覆盖率要求.通过与传统定向测试平台的验证结果对比,可以得出使用通用验证方法学的验证效率与验证能力更高.

基于FPGA的Σ-Δ ADC数字抽取滤波器Sinc^3设计

针对Σ-ΔADC输出端存在的高频噪声问题,设计了一种Sinc3数字抽取滤波器,实现了Σ-Δ调制器输出信号的高频滤波。分析了Sinc3滤波器的结构原理,基于Spartan-6FPGA进行滤波器的设计与实现,并进行了实验验证。实验结果表明,该数字抽取滤波器不仅结构简单,无需实现乘法运算,便于硬件实现,且能有效滤除高频噪声,具有较强的实用性。

带余弦预滤波和补偿滤波的抽取滤波器

提出在CIC加级联余弦预滤波器后增加补偿滤波器,补偿它们的通带降落。并且根据功耗的估算公式,采用不同阶数的余弦预滤波器组合的方式,将低阶余弦预滤波器往前放,高阶余弦预滤波器往后放,减小了功耗的增加。数值实验说明了这种方式减小量化噪声有明显效果,并且引起功耗的增加也不大。最后通过实验结果优化出一个配置,此配置的量化噪声有大幅度减小,而且功耗增加非常小。

抽取滤波器的实现结构研究

为了减小模数转换器的功耗及芯片面积,通过对抽取滤波器原理的分析,设计了Δ-Σ模数转换器中的数字抽取滤波器,利用结构简单的梳状滤波器和半带滤波器完成了有效结构实现,并结合Matlab工具对该滤波器进行了理论仿真、性能分析。结果表明,通过多级抽取,滤波器功耗和芯片面积都有大幅减少,有效降低了成本,并且能够实现256倍的抽取。