低功耗时间交织12位500MS/s电荷域ADC

针对外部输入共模电荷变化及失调误差对高速电荷域流水线模数转换器精度产生限制的问题,提出了一种输入共模电荷前馈补偿电路和一种失调误差数模混合前台校准技术,可对输入共模电荷变化产生的共模电荷误差量和失调误差进行补偿.基于所提出的输入共模电荷前馈补偿电路和失调误差前台校准技术,在1P6M0.18μm CMOS工艺条件下设计了一款12bit、500MS/s时间交织电荷域流水线模数转换器.测试结果表明,该模数转换器样片在全速采样时对于19.9MHz正弦输入信号转换得到的无杂散动态范围为77.5dB,信噪失真比为62.7dBFS;并且输入共模电压在1.2V内变化时模数转换器的信噪比波动小于3dB,而功耗为220mW,有源芯片面积为624mm2.

基于4通道时间交织的FPGA高速采样系统

时间交织采样是提高模数转换器采样率的一种有效途径。为了完成时间交织采样的通道失配误差方法评估,提出并设计了一套基于4通道时间交织的FPGA高速模数转换采样系统。系统由前端模拟电路、采样阵列、多相时钟电路模块、基于FPGA的数据缓冲与修正处理模块构成。系统采样输出数据通过上传到上位机进行显示与性能指标分析。测试结果表明,该TIADC系统通过对失配误差的数字后端补偿后能稳定工作在1 GS/s采样率。其采样有效位与平均信噪比分别达到7.03 bit与44.1 d B,可以应用于采样失配修正方法的验证与评估。

时间交织ADC时间失配后台数字校准算法

提出了一种数字后台校准算法,用于校准时间交织模数转换器(Time-Interleaved Analog-to-Digital Converter,TIADC)的时间失配误差。该算法是基于对输入信号统计的思想,在后台通过分析输入信号的统计特性获得误差信息,再反馈到多相时钟产生器,形成反馈环路,达到校准的目的。该算法硬件消耗小,对输入信号的频率没有限制,可以扩展到任意通道数。对于一个8通道12位TIADC,当输入信号频率fin/fs=0.487时,MATLAB仿真结果表明,采用该算法校准后,SNR从校准前的33.8dB提高到74.0dB,证明了该校准算法的有效性。

双通道时间交织ADC采样系统的频域纠正补偿

针对双通道时间交织模数转换器(ADC)采样系统中的通道间失配问题,提出了一种新的频域纠正补偿算法,即利用单次测量得到的不同频率处的固定补偿系数来实现时间交织ADC频响的部分补偿,并从理论和实验上分别进行了推导和可行性验证。实验结果表明:在双通道12比特2 Gsample/s时间交织ADC采样系统下,650 MHz带宽范围内的无杂散动态范围(SFDR)可以提高到40 d B。

一种全数字前馈式时间交织模数转换器时间误差后台校准算法

该文设计实现了一种全数字前馈式时间交织模数转换器(TIADC)时间误差校准算法,其中采样时间误差提取采用改进的时间误差函数求导模块的前馈式提取方法,可以提高在输入信号频率较高时误差提取的准确度;同时,为了降低误差提取单元的复杂性,采用了以减法实现的时间误差函数;最后,采用基于1阶泰勒补偿完成时间误差的实时校正。仿真验证表明,应用于4通道14位TIADC系统,当输入信号为多频信号时,系统动态性能无杂散动态范围(SFDR)从48.6 dB提高到80.7 dB。与传统基于前馈校准结构对比,可以将有效校准输入信号带宽从0.19提高到0.39,提高了校准算法的应用范围。

基于块数字滤波器的高阶两通道时间交织∑Δ调制器的系统优化设计

时间交织技术是一种提高∑Δ调制器采样频率的有效方法,但是时间交织∑Δ调制器对通道之间的失配非常敏感。在传统噪声传递函数(NTF)中增加一个z=-1的零点,可以减小折叠到信号带宽内的噪声。在已提出的基于块数字滤波器的二阶两通道时间交织∑Δ调制器结构的基础上,提出了一种高阶两通道时间交织∑Δ调制器的系统优化设计方法,该方法对系统的稳定性、噪声传递函数零极点的优化进行了考虑。采用该方法,设计了一种带宽为4MHz应用于数字视频广播系统中的高阶两通道时间交织调制器的系统结构。仿真结果表明,该调制器具有较大的稳定输入范围以及对通道失配不敏感的特点。

基于simulink时间交织流水线ADC建模仿真

为了研究时间交织流水线ADC的结构和性能,提出了一种完全在Matlab自带的Simulink仿真环境下对时间交织流水线ADC进行高层次行为级建模和仿真的方法。在完整掌握了该类型AD转换器整体结构的基础上,对各个基本模块进行了Matlab数学建模,并最终完成了一个四通道、1.5bit/stage、采用数字校正技术的10位分辨率时间交织流水线AD转换器。最后还给出了ADC动、静态性能的测试方法并在Simulink仿真环境下对其进行了仿真测试,结果表明这种高层次的仿真方法具有高效、准确的优点,大大提高了AD转换器电路的设计效率。

基于PC软件的时间交织ADC误差校准

自从时间交织ADC作为高采样率、高速的ADC有效解决方案以来,高速的TIADC误差校准对硬件结构的设计要求更高,成本也会相应增加。为此提出基于PC机使用软件编程的方式进行误差校准,利用计算机快速、高效和超大的缓存能力等性能特性,采用基于数据统计理论分析的方法完成偏置、增益和时间误差估计,复合公式校准偏置、增益误差,对于时间误差采用拉格朗日插值的Farrow结构分数延时滤波器进行校准。软件系统在搭建的基于双通道数据采集系统平台上进行验证,验证结果表明,ADC的SNR和ENOB都有一定提升;分析结果表明,PC机可以实时地处理高达16G/s速率的采样数据。

基于记忆多项式的时间交织模数转换器自适应非线性失配校正方法

为了提高时间交织模数转换器(TIADC)的有效分辨率,需要对其通道之间的线性/非线性失配误差进行估计和补偿。该文针对M通道TIADC的带有记忆效应的非线性失配误差提出了一种自适应盲校正算法。通过子通道重构结构(SCR)重构非线性误差信号,并通过滤波降采样最小均方(FDLMS)算法估计非线性失配误差系数。实验仿真结果表明,该方法可以有效校正带有记忆效应的非线性失配误差,并且可以大大降低实现难度和硬件资源消耗。

一种速度可扩展的时间交织复位运放流水线ADC的设计

本文提出了一种采用0.18μm CMOS工艺和金属-绝缘体-金属电容器选择的1.2 V、10位、60 Msample/s~360 Msample/s六通道的时间交织复位运放流水线ADC的设计。具体实现包括:采用一种前端电阻-解复用技术来实现6个时间交织通道和低压增益以及偏移补偿技术来减轻时间交织通道间的偏移失配;设计了反馈电流偏置来确保工艺变化过程中电流源偏置的精确性;设计了低电压电流模式子ADC来降低静态功耗;设计了一种可编程时序偏差不敏感时钟发生器来减轻不同通道之间的时序失配。芯片测试结果表明,对于全部速度选项来说,ADC的微分非线性/积分非线性优于0.8 LSB/1.1 LSB,且信噪失真比在55 dB以上,而在60 Msample/s和360 Msample/s时分别消耗83.2 mW和406 mW,整个ADC核面积仅为12.6 mm^(2)。

基于FPGA的超高速时间交织ADC后台校准技术

针对时间交织模数转换器(TI-ADC)三项主要失配误差(采样时间间隔失配误差、偏移失配误差和增益失配误差),提出一种基于FPGA的数字后台校准技术.失配误差值可通过校准算法得出,此校准算法基于统计近似的数学方法.反馈调节被用来减少TI-ADC的三项主要失配误差.此技术采用片外校准方式,校准算法在FPGA内部完成,校准调节电路在TI-ADC内部完成.实验结果表明:TI-ADC校准后与校准前比较,平均有效位数(ENOB)和平均无杂散动态范围(SFDR)分别提高0.58和11.28d Bc,验证了该后台校准技术的有效性.

625 MS/s、12 bit双通道时间交织ADC的设计研究

基于40 nm CMOS工艺,设计了一款625 MS/s、12 bit双通道时间交织模数转换器(ADC)。单通道ADC采用了前端无采保模块的流水线架构以降低系统功耗。系统采用了宽带高线性度前级驱动电路以及高速高精度栅压自举开关以保证交织系统的有效输入带宽。一种基于辅助通道的后台校正算法被用于校正通道间采样时间失配,该后台校正方法可适用于完全随机输入信号。芯片核心面积为0.69 mm2。后仿真结果表明,该625 MS/s、12 bit时间交织ADC在全速率下进行奈奎斯特采样,系统无杂散动态范围(SFDR)为67 dB,信号-失真噪声比(SNDR)为58.5 dB,功耗为295 mW,满足设计指标,证明了设计的有效性。

一种新型高阶两通道时间交织ΣΔ调制器系统结构

为了减小两通道时间交织ΣΔ调制器中通道之间系数失配引起的折叠噪声,提出了一种新型的高阶两通道时间交织ΣΔ调制器的系统结构.通过在传统噪声传递函数(NTF)中增加一个奈奎斯特频率处的零点,得到了一种新的NTF.新增的零点减小了NTF在高频处的幅值,从而能够减小两通道时间交织调制器结构中由于系数失配引起的折叠噪声.以实现新NTF的单通道单环4阶3位前馈分布型ΣΔ调制器结构为原型,利用多抽样率系统和块数字滤波器基本原理,得到其对应的两通道时间交织系统结构.在两个通道的系数存在1%的失配条件下,调制器的信号噪声失真比只降低了3.1 dB,这表明系数失配对该调制器的性能影响很小.

一种时间交织高速数据采集系统的设计和实现

随着现代雷达通信技术的发展,对数据采集系统的速度和精度提出了更高的要求,但是发达国家限制高性能AD的出口,这无疑制约了我国军事、民用通信的发展,研究高速AD的设计,势必对打破西方对我国的技术封锁产生深远的影响。本文设计了采用2路MAXIM公司的MAX104时间交织成的采样速率为2GHz的高速数据采集系统,后端采用XILINX的FPGA芯片利用通道适配误差校正算法完成数据校正工作,通过对时间误差、增益误差、偏置误差的测量和校正,实现了高速率的采样,信噪比和有效位数得到显著提高。

时间交织流水线ADC的双采样保持电路设计

基于SMIC0.18μm,1.8V工艺,设计了一种新型的双采样保持电路,可用于12bit、100MHz采样频率的时间交织流水线(Pipelined)ADC中.设计了一种采用了增益增强技术并带有一种改进的开关电容共模反馈电路的全差分运放.并且针对该双采样保持电路设计了特定的时钟发生电路.在cadence电路设计平台中利用Spectre仿真,结果表明:该采样保持电路可以实现12位、100MS/s采样速率和15mW功耗,满足系统设计要求.

低功耗8-bit 200MSPS时间交织流水线ADC

本文介绍了一款低功耗8位200MSPS的模数转换器。ADC是由时间交织和逐级递减技术来实现低功耗的。流水级和放大器的设计保证了低电流下满足工艺、电压、温度(PVT)变化。本ADC采用0.35μm双层多晶硅栅三层金属的CMOS工艺,在200MHz采样频率和41MHz输入信号频率下达到47.7dB的SNDR。在3V的电源电压下功耗仅为120mW,不包括输出缓冲器。本文网络版地址:http://www.eepw.com.cn/article/197924.

一种新型高阶两通道时间交织∑△调制器系统结构

为了减小两通道时间交织∑△调制器中通道之间系数失配引起的折叠噪声，提出了一种新型的高阶两通道时间交织∑△调制器的系统结构．通过在传统噪声传递函数（NTF）中增加一个z=-1的零点，得到了一种新的NTF．新增的零点减小了NTF在高频处的幅值，从而能够减小两通道时间交织调制器结构中由于系数失配引起的折叠噪声．以实现新NTF的单通道单环4阶3b前馈分布型∑△调制器结构为原型，利用多抽样率系统和块数字滤波器基本原理，得到其对应的两通道时间交织系统结构．在两个通道的系数存在1％的失配条件下，

一种新型两通道时间交织高阶ΣΔ调制器

为了减小两通道时间交织ΣΔ调制器中系数失配引起的折叠噪声以及降低调制器实现电路的复杂程度,提出了一种新的两通道时间交织高阶ΣΔ调制器.在传统调制器的噪声传递函数(NTF)中增加一个z为-1的零点,减小了NTF在高频处的幅值,从而减小了折叠到信号带宽内的噪声.以一个传统单通道单环4阶4位前馈分布型ΣΔ调制器结构为原型,运用块数字滤波器基本原理以及时域等效的方法,得到了其两通道时间交织结构的实现电路.该调制器电路前3级的两个通道能够共享运算放大器,减小了有源元器件的数目.对包含了系数失配的调制器进行了建模和仿真,仿真结果表明,该两通道时间交织高阶调制器能够有效地抑制折叠噪声,提高了调制器的性能.

一种基于压缩感知的无冗余通道时间交织ADC随机化方法

在时间交织ADC结构中,本文基于压缩感知理论提出一种无冗余通道随机化方法.利用随机数决定当前通道ADC是否采样,当有多个通道ADC空闲时随机选择某个通道进行采样,实现时间交织ADC的欠奈奎斯特随机化采样.在此基础上,基于观测矩阵和正交匹配追踪算法对时间交织ADC的数据进行重建,获得完整的ADC量化结果.通过MATLAB对本文提出的基于压缩感知的时间交织ADC通道随机化方法进行建模,在给定采样时间失配条件下,本方法将时间交织ADC的SFDR从53.1 dB提高到65.5 dB,提升12.4 dB,有效提高了ADC的动态性能.

12 bit 200 MS/s时间交织流水线A/D转换器的设计

介绍了一款应用于无线收发系统的12 bit 200 MS/s的A/D转换器(ADC)。流水线型模数转换器是从中频采样到高频采样并且具有高精度的典型结构,多个流水线型模数转换器利用时间交织技术合并成一个模数转换器的构想则是复杂结构和能量利用率之间的折中选择。采用了时间交织、流水线和运算放大器共享等技术,既提高了速度和精度,也节省了功耗。同时为了减小时序失配对时间交织流水线ADC性能的影响,提出了一种对时序扭曲不敏感的采样保持电路。采用SMIC0.13μm CMOS工艺进行了电路设计,核心电路面积为1.6 mm×1.3 mm。测试结果表明,在采样速率为200 MS/s、模拟输入信号频率为1 MHz时,无杂散动态范围(SFDR)可以达到67.8 d B,信噪失真比(SNDR)为55.7 d B,ADC的品质因子(Fo M)为1.07 p J/conv.,而功耗为107 m W。