浅沟槽隔离填充的工艺优化分析

阐述浅沟槽结构中SiN厚度对填充效果的影响,发现SiN厚度对浅沟槽填充效果存在拐点,并从机理上解释出现拐点的原因,提出有效深宽比的概念,为优化HDP CVD的沉积工艺提供理论依据。

深亚微米隔离技术——浅沟槽隔离工艺

研究了浅沟槽隔离 (STI)工艺的各主要工艺步骤 :沟槽的形成、沟槽顶角的圆滑、沟槽填充以及化学机械抛光平坦化 .使用器件模拟软件 Medici和 Davinci分析了 STI结构的隔离性能以及沟槽隔离 MOSFET的

阶梯浅沟槽隔离结构LDMOS耐压机理的研究

提出了一种具有阶梯浅沟槽隔离结构的LDMOS.阶梯浅沟槽结构增加了漂移区的有效长度,改善了表面电场及电流的分布,从而提高了器件的击穿电压.借助器件模拟软件Silvaco对沟槽深度、栅长及掺杂浓度等工艺参数进行了优化设计.结果表明,在保证器件面积不变的条件下,新结构较单层浅沟槽隔离结构LDMOS击穿电压提升36%以上,而导通电阻降低14%.

聚乙二醇对浅沟槽隔离中SiO_(2)和Si_(3)N_(4)化学机械抛光速率选择性的影响

在CeO_(2)磨料质量分数为0.1%,抛光液pH为10的条件下,研究了非离子表面活性剂聚乙二醇(PEG-600)对浅沟槽隔离(STI)化学机械抛光(CMP)过程中SiO_(2)和Si_(3)N_(4)去除速率的影响。结果表明,PEG-600的加入可以明显减小Si_(3)N_(4)的去除速率,但对SiO_(2)去除速率的影响较小。当PEG-600质量分数为0.2%时,SiO_(2)和Si_(3)N_(4)的去除速率之比为31.04,抛光后SiO_(2)和Si_(3)N_(4)的表面粗糙度(Sq)分别降到0.416 nm和0.387 nm。

不同表面活性剂对浅沟槽隔离CMP中SiO_(2)与Si_(3)N_(4)速率选择性的影响

针对浅沟槽隔离(STI)化学机械抛光(CMP)过程中SiO_(2)与Si_(3)N_(4)去除速率选择比难以实现的问题,研究了阳离子表面活性剂十六烷基三甲基溴化铵(CTAB)、阴离子表面活性剂直链烷基苯磺酸(LABSA)以及非离子表面活性剂脂肪醇聚氧乙烯醚(AEO7)对SiO_(2)与Si_(3)N_(4)去除速率以及速率选择比的影响。结果表明,CTAB对于SiO_(2)去除速率的抑制作用过强,导致速率选择比很低;与CTAB相比,LABSA对SiO_(2)去除速率的抑制作用减弱,但同时对Si_(3)N_(4)去除速率的抑制作用也变小,导致速率选择比无法满足工业生产的30∶1的要求;AEO7对SiO_(2)去除速率的影响较小,且对Si_(3)N_(4)去除速率的抑制作用强于LABSA。当引入质量分数为0.05%的AEO7时,SiO_(2)的去除速率由318.6 nm/min降低至224.1 nm/min,Si_(3)N_(4)的去除速率由28.6 nm/min降低至7 nm/min,速率选择比达到了32∶1,对于提高抛光效率以及有效地保护有源区具有重要意义。

浅沟槽隔离对MOSFET电学特性的影响

随着工艺制程的不断进展,浅沟槽隔离技术(STI)成为深亚微米后的主流隔离技术。文章通过测试分析不同栅到有源区距离(SA)晶体管(MOSFET)器件的栅和衬底电流,分析了180nm N沟道晶体管中STI对于栅和衬底电流的影响。结果表明栅电流随着SA的缩小呈现先缩小后增大的趋势,衬底电流在常温以及高温下都随着SA的减小而减小。文章用应力机制导致的迁移率以及载流子浓度的变化对栅和衬底电流的变化趋势进行了分析,通过改进伯克利短沟道绝缘栅场效应晶体管模型(BSIM)模拟了STI对衬底电流的影响,为设计人员进行低功耗设计提供了衬底电流模型。

小透光率浅沟槽隔离刻蚀在线量测与形貌和缺陷的研究

随着CIS技术的发展和广泛应用,小透光率(Transmission rate,TR)的浅沟槽刻蚀得到最为广泛的应用。针对浅沟槽刻蚀,特别是小透光率的浅沟槽隔离刻蚀,研究如何在不同透光率掩模版上精确控制浅沟槽隔离刻蚀的线宽,深度,膜厚,形貌及优化缺陷的方法,主要论述了小透光率浅沟槽刻蚀工艺各关键指标的变化规律,达到稳定电性和良率的目的,该方法对大规模生产起到的巨大帮助与推进作用。

浅沟槽双光电探测器

提出一种新型光电探测器,采用浅沟槽隔离工艺,在双光电探测器基础上制作而成。通过使用Silvaco公司的器件模拟软件Atlas进行器件模拟,分析了浅沟槽对探测器关键参数的影响,包括响应度和响应速度。结果表明,浅沟槽双光电探测器具有良好的特性,响应度和响应速度都优于双光电探测器。

聚甲基丙烯酸对STI CMP中SiO_(2)和Si_(3)N_(4)去除速率选择比的影响

在浅沟槽隔离(STI)化学机械抛光(CMP)中,需要保证极低的Si_(3)N_(4)去除速率,以及相对较高的SiO_(2)去除速率,并且要达到SiO_(2)与Si_(3)N_(4)的去除速率选择比大于30的要求。在CeO_(2)磨料质量分数为0.25%,抛光液pH=4的前提下,研究了聚甲基丙烯酸(PMAA)对SiO_(2)与Si_(3)N_(4)去除速率以及二者去除速率选择比的影响,分析了PMAA在影响SiO_(2)与Si_(3)N_(4)去除速率过程中的作用机理。结果表明,PMAA的加入可以降低SiO_(2)与Si_(3)N_(4)的去除速率,当PMAA的质量分数为120×10^(-6)时,SiO_(2)和Si_(3)N_(4)的去除速率分别为185.4 nm/min和3.0 nm/min,去除速率选择比为61。抛光后SiO_(2)与Si_(3)N_(4)晶圆表面有较好的表面粗糙度,分别为0.290 nm和0.233 nm。

90纳米CMOS双阱工艺下STI深度对电荷共享的影响

基于3维TCAD器件模拟,研究了90nm CMOS双阱工艺下STI对电荷共享的影响。研究结果表明:增大STI深度能有效抑制NMOS电荷共享,且550nm为抑制电荷共享的有效深度,超过这个深度收集的电荷量几乎保持不变;而对于PMOS,STI深度的增加使电荷共享线性减小。这对于电荷共享加固具有重要指导意义。

应用于堆叠纳米线MOS器件的STI工艺优化研究

在传统Fin FET集成工艺上,通过Ge Si/Si叠层量子阱结构外延生长再形成堆叠纳米线MOS场效应晶体管的方案,是实现5 nm及其以下CMOS集成电路工艺技术最具可能的器件方案。由于Ge元素在该技术中的引入,导致器件工艺中的浅沟槽隔离(STI)工艺部分产生严重的低温高深宽比工艺(HARP) SiO_2腐蚀速率控制问题。本文针对堆叠纳米线MOS器件STI工艺中的低温HARP SiO_2回刻腐蚀速率调节与均匀性控制问题,进行了全面的实验研究。实验中使用HF溶液对不同工艺条件下的HARP SiO_2进行回刻腐蚀,并对其腐蚀速率变化进行了详细研究,具体包括不同退火时长以及相同退火温度不同厚度HARP SiO_2位置处的腐蚀速率。通过实验结果发现,在退火温度相同的情况下,随着退火时长的增加,SiO_2腐蚀速率逐渐变小;而对于同一氧化层来说,即使退火条件相同,SiO_2不同厚度位置处的腐蚀速率表现也不同,即顶部的速率最大,而底部则最小。由此可以看出,随着退火时长的增加,低温HARP SiO_2腐蚀速率逐渐减小,并且对STI具有深度依赖性。该实验结果对成功制作5 nm技术代以下堆叠纳米线器件的STI结构起到了重要的技术支撑作用。

STI应力对CMOS器件影响的模拟研究

浅沟槽隔离(STI)工艺由于具有制程温度低、无鸟嘴效应、表面平坦化好等优点而成为MOS器件的主要隔离技术。使用TCAD软件分别对采用65 nm工艺具有不同STI宽度(WSTI)的nMOS/pMOS器件进行了工艺和器件仿真。结果表明,当WSTI=0.2μm时,压应力值为-30 MPa;当WSTI=0.75μm时,压应力值为-136 MPa,沟道中的压应力随STI宽度的增加而逐渐变大;当WSTI从0.2μm增大到0.75μm时,nMOS的Idsat降低了约7.1%,pMOS的Idsat提高了约6.67%,即随着STI宽度的增加nMOS的Idsat降低,pMOS的Idsat增加。因此,在版图设计中,可以通过改变STI宽度的方法来提高器件的性能。另外,在器件模型中应考虑加入WSTI参数,以达到对电路性能更精确的仿真。

4-羟基苯甲酸对DSTI化学机械抛光SiO_(2)/Si_(3)N_(4)去除选择性的影响

针对直接浅沟槽隔离(DSTI)化学机械抛光(CMP)过程中SiO_(2)/Si_(3)N_(4)去除速率选择比难以控制的问题,采用CeO_(2)(平均粒径300 nm)为磨料、4-羟基苯甲酸(4-HBA)为抑制剂,以及柠檬酸和四乙基氢氧化铵为pH调节剂,对SiO_(2)晶圆和Si_(3)N_(4)晶圆进行CMP。研究了抛光液的CeO_(2)质量分数、4-HBA质量分数和pH对SiO_(2)/Si_(3)N_(4)去除速率选择比的影响,得到较优的抛光液组成为:CeO_(2)0.5%(质量分数,后同),4-HBA 0.04%,pH=4.5。采用较优抛光液时,SiO_(2)/Si_(3)N_(4)的去除速率选择比达到97∶1,并且CMP后Si O_(2)晶圆和Si_(3)N_(4)晶圆的表面粗糙度(Sq)分别降至0.612 nm和0.226 nm,获得较好的表面品质。

关于STI TOP形貌与晶体管特性的关系的研究

随着半导体器件特征尺寸的不断缩小,器件之间的隔离区域也随之要进行相应的缩小。在0.35μm以上的集成电路制造工艺中应用最广泛的隔离技术是 LOCOS(local oxide isolate)技术。该工艺虽然发展历史比较悠久、工艺也比较成熟,但是由于采用了场氧化工艺,所以氧化膜的深度以及由于氧化而在场区边缘的有源区域上产生的鸟嘴效应都限制了这一技术的进一步应用。

针对Nor-Flash高深宽比STI的ALD & SiCoNi新型复合填充工艺开发及优化

依据产品研发需求,解决传统STI填充工艺在Nor-Flash高深宽比STI填充中极易产生孔洞的问题。结合实验数据和理论分析,提出传统填充工艺的图形负载效应和微观负载效应,并首创ALD&SiCoNi新型复合填充工艺,实现高深宽比STI的无孔洞填充。在此基础上,完成工艺窗口的优化,帮助Nor-Flash产品良率逾越70%大关。

浅沟槽隔离工艺对NMOS器件的影响研究

基于HLMC 28nm工艺制程,研究了浅沟槽隔离(STI)对NMOS器件的影响,通过改变栅极到浅沟槽的距离,从而改变浅沟槽隔离区域对器件载流子迁移率、掺杂元素轮廓的影响。实验发现浅沟槽距离栅极越近,STI应力对器件影响越大,具体表现阈值电压偏移越大,NMOS器件性能也会降低。除应力外,由于TED效应,浅沟槽隔离工艺对源漏离子掺杂的轮廓会有影响,STI距离栅极的远近会使得源漏的掺杂深度不同,从而导致器件电性参数的变化。

聚硅氮烷旋涂介电材料研究进展

聚硅氮烷作为旋涂介电层的基础材料,可通过旋涂法、特定条件下转化来制备SiO_2介电层,工艺简单,介电层性能优异,有望克服传统化学气相沉积方法的缺点,在微电子领域具有重要的应用价值。系统总结分析了聚硅氮烷分子结构、基材表面处理方式、聚硅氮烷-二氧化硅转化方法以及旋涂层后处理方法等对所制备介电层性能的影响。发现采用全氢聚硅氮烷(PHPS)为原料,基体表面经亲水化处理,利用紫外-高温结合的转化方式,并结合等离子后处理工艺可以得到高质量的SiO_2介电层。简述了该旋涂介电材料在晶体管和低k多孔材料等领域的应用。基于以上分析,聚硅氮烷在旋涂介电层方面有巨大的潜力,对其分子结构的精细化控制、转化工艺的深入研究、应用领域的进一步拓宽是未来该材料的发展方向。

基于TCAD的绝缘体上硅器件总剂量效应仿真技术研究

绝缘体上硅(Silicon-on-Insulator,SOI)器件的全介质隔离结构改善了其抗单粒子效应性能,但也使其对总剂量效应更加敏感.为了评估SOI器件的总剂量效应敏感性,本文提出了一种基于TCAD(Technology Computer Aided Design)的总剂量效应仿真技术.通过对SOI器件三维结构进行建模,利用TCAD内置的辐射模型开展瞬态仿真,模拟氧化层中辐射感应电荷的产生、输运和俘获过程,从而分别评估绝缘埋层(Buried Oxide,BOX)和浅沟槽隔离(Shallow Trench Isolation,STI)氧化层中辐射感应陷阱电荷对器件电学性能的影响.基于该仿真技术,本文分别研究了不同偏置、沟道长度、体区掺杂浓度以及STI形貌对SOI MOSFET器件总剂量辐射效应的影响.仿真结果表明高浓度的体区掺杂、较小的STI凹槽深度和更陡峭的STI侧壁将有助于改善SOI器件的抗总剂量效应性能.

超深亚微米SOI总剂量效应泄漏电流模型

总剂量辐射效应会导致绝缘体上硅金属氧化物半导体场效应晶体管(SOIMOSFET)器件的阈值电压漂移、泄漏电流增大等退化特性。浅沟槽隔离(STI)漏电是器件退化的主要因素,会形成漏极到源极的寄生晶体管。针对130nm部分耗尽(PD)SOINMOSFET器件的总剂量辐射退化特性,建立了一个包含总剂量辐射效应的通用模拟电路仿真器(SPICE)模型。在BSIMSOI标准工艺集约模型的基础上,增加了STI寄生晶体管泄漏电流模型,并考虑了辐射陷阱电荷引起寄生晶体管的等效栅宽和栅氧厚度的变化。通过与不同漏压下、不同宽长比的器件退化特性的实验结果对比,该模型能够准确反映器件辐射前后的漏电流特性变化,为器件的抗辐射设计提供参考依据。

体硅nFinFET总剂量效应三维TCAD仿真研究

本文利用Sentaurus TCAD仿真软件对体硅鳍形场效应晶体管(FinFET)的总剂量效应(TID)进行了详细的数值模拟研究.基于良好校准后的器件模型,仿真结果表明:高沟道阻挡层掺杂浓度,大鳍宽,锥形鳍截面形状的FinFET器件对总剂量效应有良好的抑制作用.进一步的Gamma总剂量辐射仿真展示了辐照过程中浅槽隔离(STI)氧化层中陷阱空穴的形成.最后,利用Sentaurus TCAD软件混合仿真模式对电路级别的总剂量响应进行了模拟分析,结果表明电路的性能和可靠性在总剂量辐照之后均受到了极大的影响.