用户可重构系统芯片—U-SoC

随着深亚微米技术(DSM)的不断发展,完全专用的系统芯片(SoC)已经面临新的问题和挑战。本文在研究硅技术发展趋势、硅产品特征循环规律以及硅产业结构演变规律的基础上,提出了一种具有一定“通用”性的用户可重构系统芯片(User reconfigurable SoC,简称U-SoC),它通过用户重构功能降低新产品的开发成本,缩短上市周期,提高设计效率,从而增强了SoC的适应性和灵活性。研究U-SoC设计方法,对于加速我国微电子产业的发展进程,实现跨越式发展有重要作用。

用户可重构系统芯片-U-SoC

随着深亚微米技术(DSM)的不断发展,完全专用的系统芯片(SoC)已经面临新的问题和挑战.本文在研究硅技术发展趋势、硅产品特征循环规律以及硅产业结构演变规律的基础上,提出了一种具有一定'通用'性的用户可重构系统芯片(UserreconfigurableSoC,简称U-SoC),它通过用户重构功能降低新产品的开发成本,缩短上市周期,提高设计效率,从而增强了SoC的适应性和灵活性.研究U-SoC设计方法,对于加速我国微电子产业的发展进程,实现跨越式发展有重要作用.

系统芯片设计中的可复用IP技术

可复用IP技术是系统芯片(SOC)设计业的关键技术之一,IP复用能够提高SOC的设计效率,缩短生产周期。鉴于此,论述了IP的基本概念与分类、IP模块的设计和基于IP复用技术的SOC设计过程,并讨论了IP设计与应用中的一些要点,如IP模块的接口、IP的产权保护和IP的选用等。

面向系统芯片的可测性设计

随着集成电路的规模不断增大 ,芯片的可测性设计正变得越来越重要。回顾了一些常用的可测性设计技术 ,分别讨论了系统芯片 ( SOC)

面向UMPC的北大众志-SK系统芯片设计

如何更好地满足3C融合的需求,是超便携个人计算机(UMPC)普及的关键.北大众志-SK系统芯片,将传统个人计算机中分布在主板上的中央处理器、北桥与南桥芯片组、显示控制器和其它输入输出控制设备等众多芯片的功能集成到单一芯片中.该系统芯片采用2D/3D扩展指令、软硬协同视频解码加速部件、硬件视频编解码等方式,在高效完成多媒体处理的前提下,有效降低了对中央处理器性能的需求.通过在单芯片内部实现多层次的存储架构,简化了数据的传输路径,提高了数据传输的效率,从而提高系统性能.此外,在该系统芯片中还实现了众多主流的输入输出接口控制部件,以满足个人计算机的日常应用需求.该设计达到了高集成度、高性能、低功耗的设计目标,提供了面向教育、电子政务和个人信息处理等领域的低成本、低功耗、易使用、便于维护的UMPC解决方案.

一种多处理器原型及其系统芯片设计方法

随着嵌入式应用快速发展,系统芯片(SoC)设计日趋复杂.高效可靠的设计多处理器系统芯片逐渐成为一个巨大挑战.本文提出一种多处理器原型及其SoC设计方法,将多处理器及其通信统一建模于一个多层次、灵活和可配的软硬件原型中,通过分层次、从高层抽象到底层实现逐步深入的方法解决软硬件接口验证问题和完善软硬件架构.H.264解码实验证明多处理器原型功能可行性和物理可实现性.基于该原型的多层次细化方法可有效确保SoC软硬件设计的正确性,并有助于软硬件结构协同设计优化.

支持平台设计方法的系统芯片协同设计环境

面向基于平台的设计方法,开发了系统芯片软/硬件协同设计环境YH-PBDE·在描述YH-PBDE的总体结构之后,详细介绍了该环境中的三个设计层次与二次映射过程,重点论述了YH-PBDE中基于约束任务流图的系统建模方法、具有初始信息素的蚂蚁寻优软硬件划分算法和基于层次有向无环图的设计约束分配方法·结合具有录音功能的MP3播放器芯片的系统级设计方法,说明了在YH-PBDE中进行系统芯片软硬件协同设计的过程·

基于片上网络的系统芯片测试研究(英文)

文章介绍了基于片上网络对系统芯片进行测试的原理和实例,这是一种新的设计方法。首先讨论了未来系统芯片存在的各方面测试挑战,并提出了基于片上网络结构的解决方案。其次,在OSI网络堆栈参考模型的基础上,提出了面向测试的片上网络协议堆栈以及对应的测试服务。最后,介绍了基于片上网络的模块化测试方法。

MS Windows兼容的系统芯片硬件核心的分析与实践

研究了开发MS Windows兼容的系统芯片硬件核心的方法。该方法在确保MS Windows兼容的前提下,通过多次模拟运行、逐步抽取的方式获得硬件核心基本系统功能规范。实验表明,相对于完整系统,该硬件核心的复杂度大幅度降低,同时表明不同MS Windows版本所需硬件核心有明显差别。此外,还在FPGA原型上验证了支持MSWindows 98的系统芯片硬件核心。

降低系统芯片中跨时钟域设计和验证复杂度的方法

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大。为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组。实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销。

面向基于x86处理器和AMBA的系统芯片的全系统模拟器PKUsim-86

基于周期级全系统模拟器对微体系结构进行系统性能评估成为芯片设计必不可少的环节.虽然x86处理器是当前商业和科学计算领域最广泛采用的处理器,很少有开源的x86模拟器能够满足研究需要.本文面向基于Geode GX x86处理器和AMBA总线的PKUnity-86系统芯片,设计并实现了周期级全系统模拟器PKUsim-86.它可以启动Microsoft DOS、Windows 98、Windows XP等操作系统,运行典型的x86应用程序.PKUsim-86支持功能模拟和性能模拟的在线切换,其指令模拟速度为0.86MIPS,与真实硬件的对比表明,PKUsim-86具有较高的相对准确度.

基于层次化总线的多处理器系统芯片设计与测试

在单个芯片上集成多个处理器以提高SoC的整体性能已成为下一代集成电路设计趋势。如何提高其中多个处理器之间的通讯效率则成为MPSoC的设计关键。传统SoC平台中多以单总线结构为主,随着SoC中IP数目的增加,通讯效率随之降低。基于MPSoC环境下,提出一种层次化总线结构:本地总线负责处理器与本地内存通讯;全局总线实现对全局设备的访问。两级总线通过总线桥连接。在RTL级设计了上述平台,以流水矩阵乘法为例研究其在不同工作负载下的加速比变化。实验结果表明,在四个处理器的情形下,循环次数为4次时加速比仅为2.2;随着循环次数增多,加速比可达3.2。

媒体处理系统芯片中的OSD单元设计及应用

介绍了一种媒体处理系统芯片M-SOC中的OSD单元设计。所给设计基于图像分层技术,采用多混合结构实现OSD图像的分层混合显示,增强了人机对话功能,可应用于监控、DVD、机顶盒等系统。

系统芯片中低功耗测试的几种方法

在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升,可靠性降低,成品率下降。本文介绍低功耗测试技术中的一些基本概念,对已有的几种主要的降低测试功耗方法进行分析,最后给出一种高性能微处理器的真速低功耗自测试方法。

基于数据切片的系统芯片测试控制技术研究

在基于总线结构的系统芯片测试中，提出了在考虑扫描控制信号的条件下，采用测试数据切片的测试控制方式来降低测试调度的粒度．从而提高测试访问机制带宽的利用率．并给出了在这种控制方式下测试时间的下限值．最后采用VCS仿真器在Benchmark ITC’02中若干电路上对提出的测试控制方法进行仿真实验．结果显示：相对于文献[KumarS．MarinssenEJ．Control—AwareTestArchitectureDesignforModularSoCTesting[C]．IEEEProceedingsof8thEuropeanTestWorkshop，Maastricht，TheNetherlands：IEEECS．2003：57—62．]中考虑了测试控制的最优结果．测试时间要缩短约12．OO％～21．90％；另外，相对于其它文献中不考虑测试控制的结果，测试时间还要缩短大约1．82％～30．40％．

一种面向系统芯片的FPGA协同验证方法

利用多片FPGA对SOC系统进行功能验证时,原始的系统分割策略常常导致欠优化的结果,有时甚至会付出重新设计的高昂代价。文章在静态时序分析的基础上,提出了一种利用关键路径时延信息提高FPGA分割效率的方法。分割结果表明,该方法能显著改善功能验证效率,明显提高逻辑控制块和I/O的利用率。文中同时讨论了该协同验证策略在处理信号完整性与RTL设计脱节时所具有的优势。

一种有效的系统芯片串扰故障激励检测模型

目前的系统芯片(SOC)制造技术已经进入了深亚微米时代,由于系统芯片内部信号传输线发生串扰而导致系统功能失效的串扰故障问题不容忽视。文中在对系统芯片中信号传输线的串扰产生性质进行深入研究的基础上,提出一种简单有效的系统芯片串扰故障激励检测模型——基于搜索的MAF模型。对使用这种串扰故障激励模型的效率和已有的MAF模型进行了对比。结果显示在串扰较弱时,其所需的检测矢量数和已有的MAF模型相当;而在串扰较严重时,这种新的串扰故障激励检测模型只需较少的激励检测矢量即可以完成对所有串扰故障的激励检测。

降低系统芯片测试时间的芯核联合测试方案

引入扩展的模式游程(x-PRL)编码技术,通过无关位的动态传播策略以提高测试数据压缩效率.在此基础上,将系统芯片的多个芯核测试集联合为单一的测试数据流,用x-PRL编码技术实施压缩,提出一种可重配置的串行扫描链结构,实现多核测试模式的联合应用.对嵌入6个大的ISCAS’89基准电路的样本系统芯片(SoC)应用建议的联合测试方案.结果表明,与传统芯核测试集独立压缩与应用技术相比,该方案不仅提高了测试数据的压缩性能,而且减少了扫描测试中的冗余移位和捕获周期,从而有效降低了SoC的测试应用时间.

基于FPGA平台的媒体系统芯片验证框架

针对媒体系统芯片的不同仿真和验证要求,提出了一种基于FPGA平台的媒体系统芯片验证框架。采用层次化的方法设计软件平台,实现了软件平台的可配置性;采用面向多媒体处理的改进总线结构,实现了硬件平台的可配置和可重用性。基于提出的媒体系统芯片验证框架,快速构建了音频解码系统芯片验证平台,实现了对128 kbps,44.1 kHz立体声AAC LC的实时解码,达到了验证要求。

媒体多处理器系统芯片中的高效数据搬运机制

媒体处理是一种高宽带流量的数据流处理,系统不仅需要有很强的媒体数据运算能力,还需要高效的数据搬运机制。媒体多处理器系统芯片复杂的内部结构对数据搬运机制的设计提出了新的挑战。根据媒体数据的存储特点,阐述了面向媒体数据搬运、基于任务链表的二维DMA机制;设计了用于媒体多处理器系统芯片的集中式DMA控制器。实验数据表明,在进行MPEG视频解码时,使用二维DMA机制的执行周期比未使用DMA机制的执行周期减少了50%左右。